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公开(公告)号：US20140059323A1
公开(公告)日：2014-02-27
申请号：US13592617
申请日：2012-08-23
IPC分类号： G06F15/76
CPC分类号： G06F15/8084 , G06F9/30018 , G06F9/30032 , G06F9/30036 , G06F9/30109
摘要： Systems and methods of data extraction in a vector processor are disclosed. In a particular embodiment a method of data extraction in a vector processor includes copying at least one data element to a source register of a permutation network. The method includes reordering multiple data elements of the source register, populating a destination register of the permutation network with the reordered data elements, and copying the reordered data elements from the destination register to a memory.
摘要翻译： 公开了一种向量处理器中数据提取的系统和方法。 在特定实施例中，向量处理器中的数据提取方法包括将至少一个数据元素复制到置换网络的源寄存器。 该方法包括重新排序源寄存器的多个数据元素，用重新排序的数据元素填充置换网络的目的地寄存器，以及将重新排序的数据元素从目的地寄存器复制到存储器。
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42.发明申请Multi-Stage Multiplexing Operation Including Combined Selection and Data Alignment or Data Replication 有权多级复用操作包括组合选择和数据对齐或数据复制公开(公告)号：US20110179242A1
公开(公告)日：2011-07-21
申请号：US12688091
申请日：2010-01-15
申请人： Ajay Anant Ingle , Jentsung Lin , Rahul R. Toley
发明人： Ajay Anant Ingle , Jentsung Lin , Rahul R. Toley
CPC分类号： G06F13/1678
摘要： A multi-stage multiplexing operation that includes combined selection and data alignment or data replication is disclosed. In a particular embodiment, a method includes performing a first stage of a multi-stage multiplexing operation. During the first stage, a first data source is selected from a first plurality of data sources. At least one of a first data alignment operation and a first data replication operation is also performed on first data from the selected first data source during the first stage.
摘要翻译： 公开了包括组合选择和数据对准或数据复制的多级复用操作。 在特定实施例中，一种方法包括执行多级复用操作的第一级。 在第一阶段期间，从第一多个数据源中选择第一数据源。 在第一阶段期间，还对来自所选择的第一数据源的第一数据执行第一数据对准操作和第一数据复制操作中的至少一个。
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公开(公告)号：US07620778B2
公开(公告)日：2009-11-17
申请号：US11137183
申请日：2005-05-25
申请人： Baker Mohammad , Muhammad Ahmed , Paul Bassett , Sujat Jamil , Ajay Anant Ingle
发明人： Baker Mohammad , Muhammad Ahmed , Paul Bassett , Sujat Jamil , Ajay Anant Ingle
IPC分类号： G06F12/00
CPC分类号： G06F12/0895 , G06F12/0864 , G06F12/0893
摘要： Techniques for processing transmissions in a communications (e.g., CDMA) system including the use of a digital signal processor. The digital signal processor includes a cache memory system and associates a plurality of cache memory match lines with addressable memory lines of an addressable memory. Each of the cache memory match lines associates with one of corresponding sets of the cache memory. The method and system maintain each of the cache memory match lines at a low voltage. Once the digital signal processor initiates a search of the cache memory for retrieving data from a selected one of the corresponding sets of the cache memory, a match line drive circuit drives one of the cache memory match lines from a low voltage to a high voltage. The selected one of the cache memory match lines corresponds to the selected one of the corresponding sets of the cache memory. The digital signal processor compares the selected one of the cache memory match lines to an associated one of the addressable memory lines. Following the comparison step, the process returns the one of the cache memory match lines to the low voltage.
摘要翻译： 用于处理包括使用数字信号处理器的通信（例如，CDMA）系统中的传输的技术。 数字信号处理器包括高速缓冲存储器系统，并将多个高速缓冲存储器匹配线与可寻址存储器的可寻址存储器线相关联。 每个高速缓存存储器匹配行与高速缓冲存储器的相应组中的一个相关联。 该方法和系统将每个缓存存储器匹配线保持在低电压。 一旦数字信号处理器启动对高速缓冲存储器的搜索，以从相应的高速缓冲存储器组中的选定的一个中选出一个数据，则匹配线驱动电路将高速缓冲存储器匹配线之一从低电压驱动到高电压。 高速缓存存储器匹配行中所选择的一个对应于高速缓冲存储器的所选择的相应组中的一个。 数字信号处理器将所选择的一个高速缓冲存储器匹配线与可寻址存储器线中的相关联的一个进行比较。 在比较步骤之后，该过程将高速缓存存储器匹配行之一返回到低电压。
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公开(公告)号：US08688761B2
公开(公告)日：2014-04-01
申请号：US13314530
申请日：2011-12-08
申请人： Muhammad Ahmed , Ajay Anant Ingle , Sujat Jamil
发明人： Muhammad Ahmed , Ajay Anant Ingle , Sujat Jamil
CPC分类号： G06F9/30181 , G06F9/30032 , G06F9/3012 , G06F9/30189 , G06F9/3802 , G06F9/3851 , G06F9/3885
摘要： An arithmetic logic and shifting device is disclosed and includes an arithmetic logic unit that has a first input to receive a first operand from a first register port, a second input to receive a second operand from a second register port, and an output to selectively provide a memory address to a memory unit in a first mode of operation and to selectively provide an arithmetic output in a second mode of operation. Further, the arithmetic logic and shifting device includes a programmable shifter device that has a first input to receive data from the memory unit, a second input to receive the arithmetic output, a third input to receive an operation code of a computer execution instruction, and a shifted output to provide shifted data.
摘要翻译： 公开了算术逻辑和移位装置，并且包括算术逻辑单元，该算术逻辑单元具有从第一寄存器端口接收第一操作数的第一输入端，从第二寄存器端口接收第二操作数的第二输入端和选择性地提供 以第一操作模式向存储器单元提供存储器地址，并且在第二操作模式中选择性地提供算术输出。 此外，算术逻辑和移位装置包括可编程移位器装置，其具有用于从存储器单元接收数据的第一输入端，用于接收算术输出的第二输入端，接收计算机执行指令的操作码的第三输入端，以及 移位输出以提供移位数据。
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45.发明申请Architecture and Method for Eliminating Store Buffers in a DSP/Processor with Multiple Memory Accesses 有权用于消除具有多个存储器访问的DSP /处理器中的存储缓冲器的架构和方法公开(公告)号：US20120110367A1
公开(公告)日：2012-05-03
申请号：US12916661
申请日：2010-11-01
CPC分类号： G06F9/3853 , G06F9/30043 , G06F9/3857
摘要： A method and apparatus for controlling system access to a memory that includes receiving first and second instructions, and evaluating whether both instructions can architecturally complete. When at least one instruction cannot architecturally complete, delaying both instructions. When both instructions can architecturally complete and at least one is a write instruction, adjusting a write control of the memory to account for an evaluation delay. The evaluation delay can be sufficient to evaluate whether both instructions can architecturally complete. The evaluation delay can be input to the write control and not the read control of the memory. A precharge clock of the memory can be adjusted to account for the evaluation delay. Evaluating whether both instructions can architecturally complete can include determining whether data for each instruction is located in a cache, and whether the instructions are memory access instructions.
摘要翻译： 一种用于控制对存储器的系统访问的方法和装置，包括接收第一和第二指令，以及评估两种指令是否可以在架构上完成。 当至少一个指令不能在架构上完成时，延迟两个指令。 当两个指令都可以在架构上完成并且至少一个是写指令时，调整存储器的写入控制以考虑评估延迟。 评估延迟足以评估两种指令是否可以在架构上完成。 评估延迟可以输入到写入控制，而不是存储器的读取控制。 可以调整存储器的预充电时钟以考虑评估延迟。 评估两种指令是否可以在架构上完成可以包括确定每个指令的数据是否位于高速缓存中，以及指令是否是存储器访问指令。
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公开(公告)号：US08099448B2
公开(公告)日：2012-01-17
申请号：US11266076
申请日：2005-11-02
申请人： Muhammad Ahmed , Ajay Anant Ingle , Sujat Jamil
发明人： Muhammad Ahmed , Ajay Anant Ingle , Sujat Jamil
CPC分类号： G06F9/30181 , G06F9/30032 , G06F9/3012 , G06F9/30189 , G06F9/3802 , G06F9/3851 , G06F9/3885
摘要： An arithmetic logic and shifting device is disclosed and includes an arithmetic logic unit that has a first input to receive a first operand from a first register port, a second input to receive a second operand from a second register port, and an output to selectively provide a memory address to a memory unit in a first mode of operation and to selectively provide an arithmetic output in a second mode of operation. Further, the arithmetic logic and shifting device includes a programmable shifter device that has a first input to receive data from the memory unit, a second input to receive the arithmetic output, a third input to receive an operation code of a computer execution instruction, and a shifted output to provide shifted data.
摘要翻译： 公开了算术逻辑和移位装置，并且包括算术逻辑单元，该算术逻辑单元具有从第一寄存器端口接收第一操作数的第一输入端，从第二寄存器端口接收第二操作数的第二输入端和选择性地提供 以第一操作模式向存储器单元提供存储器地址，并且在第二操作模式中选择性地提供算术输出。 此外，算术逻辑和移位装置包括可编程移位器装置，其具有用于从存储器单元接收数据的第一输入端，用于接收算术输出的第二输入端，接收计算机执行指令的操作码的第三输入端，以及 移位输出以提供移位数据。
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47.发明授权Memory bus output driver of a multi-bank memory device and method therefor 有权多存储存储器件的存储器总线输出驱动器及其方法公开(公告)号：US07505342B2
公开(公告)日：2009-03-17
申请号：US11554522
申请日：2006-10-30
申请人： Jentsung Lin , Ajay Anant Ingle
发明人： Jentsung Lin , Ajay Anant Ingle
IPC分类号： G11C7/00
CPC分类号： G11C29/26 , G11C7/1048 , G11C7/1051 , G11C7/1069 , G11C8/12 , G11C29/1201 , G11C29/38
摘要： In a particular embodiment, a method is disclosed that includes receiving a first sense output and a second sense output of a sense amplifier at a first tri-state device coupled to a first bus, receiving the first sense output and the second sense output of the sense amplifier at a second tri-state device coupled to a second bus, and selectively activating one of the first tri-state device and the second tri-state device to drive the first bus or the second bus in response to a bus selection input.
摘要翻译： 在一个具体实施例中，公开了一种方法，其包括在耦合到第一总线的第一三态设备处接收读出放大器的第一感测输出和第二感测输出，接收第一感测输出和第二感测输出 耦合到第二总线的第二三态装置处的读出放大器，以及响应于总线选择输入而选择性地激活第一三态装置和第二三态装置之一以驱动第一总线或第二总线。
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公开(公告)号：US09239799B2
公开(公告)日：2016-01-19
申请号：US12146657
申请日：2008-06-26
IPC分类号： G06F12/10
CPC分类号： G06F12/1027 , Y02D10/13
摘要： A memory management unit (MMU) for servicing transaction requests from one or more processor threads is described. The MMU can include a translation lookaside buffer (TLB). The TLB can include a storage module and a logic circuit. The storage module can store a bit indicating one of a plurality of interfaces. The bit can be associated with a physical address range. The logic circuit can route a physical address within the physical address range to the one of the plurality of interfaces.
摘要翻译： 描述了用于维护来自一个或多个处理器线程的事务请求的存储器管理单元（MMU）。 MMU可以包括翻译后备缓冲器（TLB）。 TLB可以包括存储模块和逻辑电路。 存储模块可以存储指示多个接口之一的位。 该位可以与物理地址范围相关联。 逻辑电路可以将物理地址范围内的物理地址路由到多个接口之一。
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公开(公告)号：US20120083912A1
公开(公告)日：2012-04-05
申请号：US13314530
申请日：2011-12-08
申请人： Muhammad Ahmed , Ajay Anant Ingle , Sujat Jamil
发明人： Muhammad Ahmed , Ajay Anant Ingle , Sujat Jamil
CPC分类号： G06F9/30181 , G06F9/30032 , G06F9/3012 , G06F9/30189 , G06F9/3802 , G06F9/3851 , G06F9/3885
摘要： An arithmetic logic and shifting device is disclosed and includes an arithmetic logic unit that has a first input to receive a first operand from a first register port, a second input to receive a second operand from a second register port, and an output to selectively provide a memory address to a memory unit in a first mode of operation and to selectively provide an arithmetic output in a second mode of operation. Further, the arithmetic logic and shifting device includes a programmable shifter device that has a first input to receive data from the memory unit, a second input to receive the arithmetic output, a third input to receive an operation code of a computer execution instruction, and a shifted output to provide shifted data.
摘要翻译： 公开了算术逻辑和移位装置，并且包括算术逻辑单元，该算术逻辑单元具有从第一寄存器端口接收第一操作数的第一输入端，从第二寄存器端口接收第二操作数的第二输入端和选择性地提供 以第一操作模式向存储器单元提供存储器地址，并且在第二操作模式中选择性地提供算术输出。 此外，算术逻辑和移位装置包括可编程移位器装置，其具有用于从存储器单元接收数据的第一输入端，用于接收算术输出的第二输入端，接收计算机执行指令的操作码的第三输入端，以及 移位输出以提供移位数据。
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公开(公告)号：US20090327647A1
公开(公告)日：2009-12-31
申请号：US12146657
申请日：2008-06-26
IPC分类号： G06F12/10
CPC分类号： G06F12/1027 , Y02D10/13
摘要： A memory management unit (MMU) for servicing transaction requests from one or more processor threads is described. The MMU can include a translation lookaside buffer (TLB). The TLB can include a storage module and a logic circuit. The storage module can store a bit indicating one of a plurality of interfaces. The bit can be associated with a physical address range. The logic circuit can route a physical address within the physical address range to the one of the plurality of interfaces.
摘要翻译： 描述了用于维护来自一个或多个处理器线程的事务请求的存储器管理单元（MMU）。 MMU可以包括翻译后备缓冲器（TLB）。 TLB可以包括存储模块和逻辑电路。 存储模块可以存储指示多个接口中的一个的位。 该位可以与物理地址范围相关联。 逻辑电路可以将物理地址范围内的物理地址路由到多个接口之一。
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