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    Multi-Stage Multiplexing Operation Including Combined Selection and Data Alignment or Data Replication
    1.
    发明申请
    Multi-Stage Multiplexing Operation Including Combined Selection and Data Alignment or Data Replication 有权
    多级复用操作包括组合选择和数据对齐或数据复制

    公开(公告)号：US20110179242A1

    公开(公告)日：2011-07-21

    申请号：US12688091

    申请日：2010-01-15

    申请人： Ajay Anant Ingle ,  Jentsung Lin ,  Rahul R. Toley

    发明人： Ajay Anant Ingle ,  Jentsung Lin ,  Rahul R. Toley

    IPC分类号： G06F12/00 ,  G06F12/02 ,  G06F12/16

    CPC分类号： G06F13/1678

    摘要： A multi-stage multiplexing operation that includes combined selection and data alignment or data replication is disclosed. In a particular embodiment, a method includes performing a first stage of a multi-stage multiplexing operation. During the first stage, a first data source is selected from a first plurality of data sources. At least one of a first data alignment operation and a first data replication operation is also performed on first data from the selected first data source during the first stage.

    摘要翻译： 公开了包括组合选择和数据对准或数据复制的多级复用操作。 在特定实施例中，一种方法包括执行多级复用操作的第一级。 在第一阶段期间，从第一多个数据源中选择第一数据源。 在第一阶段期间，还对来自所选择的第一数据源的第一数据执行第一数据对准操作和第一数据复制操作中的至少一个。

    MEMORY BUS OUTPUT DRIVER OF A MULTI-BANK MEMORY DEVICE AND METHOD THEREFOR
    2.
    发明申请
    MEMORY BUS OUTPUT DRIVER OF A MULTI-BANK MEMORY DEVICE AND METHOD THEREFOR 有权
    多存储器存储器的存储器总线输出驱动器及其方法

    公开(公告)号：US20080112243A1

    公开(公告)日：2008-05-15

    申请号：US11554522

    申请日：2006-10-30

    申请人： Jentsung Lin ,  Ajay Anant Ingle

    发明人： Jentsung Lin ,  Ajay Anant Ingle

    IPC分类号： G11C7/00 ,  G11C7/02 ,  G11C8/00

    CPC分类号： G11C29/26 ,  G11C7/1048 ,  G11C7/1051 ,  G11C7/1069 ,  G11C8/12 ,  G11C29/1201 ,  G11C29/38

    摘要： In a particular embodiment, a method is disclosed that includes receiving a first sense output and a second sense output of a sense amplifier at a first tri-state device coupled to a first bus, receiving the first sense output and the second sense output of the sense amplifier at a second tri-state device coupled to a second bus, and selectively activating one of the first tri-state device and the second tri-state device to drive the first bus or the second bus in response to a bus selection input.

    摘要翻译： 在一个具体实施例中，公开了一种方法，其包括在耦合到第一总线的第一三态设备处接收读出放大器的第一感测输出和第二感测输出，接收第一感测输出和第二感测输出 耦合到第二总线的第二三态装置处的读出放大器，以及响应于总线选择输入而选择性地激活第一三态装置和第二三态装置之一以驱动第一总线或第二总线。

    Memory bus output driver of a multi-bank memory device and method therefor
    3.
    发明授权
    Memory bus output driver of a multi-bank memory device and method therefor 有权
    多存储存储器件的存储器总线输出驱动器及其方法

    公开(公告)号：US07505342B2

    公开(公告)日：2009-03-17

    申请号：US11554522

    申请日：2006-10-30

    申请人： Jentsung Lin ,  Ajay Anant Ingle

    发明人： Jentsung Lin ,  Ajay Anant Ingle

    IPC分类号： G11C7/00

    CPC分类号： G11C29/26 ,  G11C7/1048 ,  G11C7/1051 ,  G11C7/1069 ,  G11C8/12 ,  G11C29/1201 ,  G11C29/38

    摘要： In a particular embodiment, a method is disclosed that includes receiving a first sense output and a second sense output of a sense amplifier at a first tri-state device coupled to a first bus, receiving the first sense output and the second sense output of the sense amplifier at a second tri-state device coupled to a second bus, and selectively activating one of the first tri-state device and the second tri-state device to drive the first bus or the second bus in response to a bus selection input.

    摘要翻译： 在一个具体实施例中，公开了一种方法，其包括在耦合到第一总线的第一三态设备处接收读出放大器的第一感测输出和第二感测输出，接收第一感测输出和第二感测输出 耦合到第二总线的第二三态装置处的读出放大器，以及响应于总线选择输入而选择性地激活第一三态装置和第二三态装置之一以驱动第一总线或第二总线。

    Non-Allocating Memory Access with Physical Address
    7.
    发明申请
    Non-Allocating Memory Access with Physical Address 审中-公开
    不分配具有物理地址的内存访问

    公开(公告)号：US20130179642A1

    公开(公告)日：2013-07-11

    申请号：US13398927

    申请日：2012-02-17

    申请人： Erich James Plondke ,  Ajay Anant Ingle ,  Lucian Codrescu

    发明人： Erich James Plondke ,  Ajay Anant Ingle ,  Lucian Codrescu

    IPC分类号： G06F12/08 ,  G06F12/10

    CPC分类号： G06F12/0811 ,  G06F12/0888 ,  G06F12/1027

    摘要： Systems and methods for performing non-allocating memory access instructions with physical address. A system includes a processor, one or more levels of caches, a memory, a translation look-aside buffer (TLB), and a memory access instruction specifying a memory access by the processor and an associated physical address. Execution logic is configured to bypass the TLB for the memory access instruction and perform the memory access with the physical address, while avoiding allocation of one or more intermediate levels of caches where a miss may be encountered.

    摘要翻译： 用于执行具有物理地址的非分配存储器访问指令的系统和方法。 系统包括处理器，一个或多个级别的高速缓存，存储器，翻译后备缓冲器（TLB）以及指定处理器的存储器访问和相关联的物理地址的存储器访问指令。 执行逻辑被配置为绕过存储器访问指令的TLB并且使用物理地址执行存储器访问，同时避免分配可能遇到未命中的一个或多个中间级别的高速缓存。

    Systems and methods for cache line replacements
    8.
    发明授权
    Systems and methods for cache line replacements 有权
    用于缓存线替换的系统和方法

    公开(公告)号：US08464000B2

    公开(公告)日：2013-06-11

    申请号：US12039954

    申请日：2008-02-29

    申请人： Ajay Anant Ingle ,  Erich James Plondke ,  Lucian Codrescu

    发明人： Ajay Anant Ingle ,  Erich James Plondke ,  Lucian Codrescu

    IPC分类号： G06F12/08

    CPC分类号： G06F12/0808 ,  G06F12/121 ,  G06F2212/1016 ,  Y02D10/13

    摘要： A system for determining a cache line to replace is described. In one embodiment, the system includes a cache comprising a plurality of cache lines. The system further includes an identifier configured to identify a cache line for replacement. The system also includes a control logic configured to determine a value of the identifier selected from an incrementer, a cache maintenance instruction, or remains the same.

    摘要翻译： 描述用于确定要替换的高速缓存行的系统。 在一个实施例中，系统包括包括多个高速缓存行的高速缓存。 该系统还包括被配置为识别用于替换的高速缓存行的标识符。 该系统还包括被配置为确定从增量器，高速缓存维护指令中选择的标识符的值的控制逻辑，或保持相同。