公开(公告)号：US20070124102A1

公开(公告)日：2007-05-31

申请号：US11289089

申请日：2005-11-29

申请人： Maximino Aguilar ,  Charles Johns ,  Mark Nutter ,  James Stafford

发明人： Maximino Aguilar ,  Charles Johns ,  Mark Nutter ,  James Stafford

IPC分类号： G01K1/00

CPC分类号： G06F1/206 ,  G06F9/4893 ,  Y02D10/24

摘要： A computer implemented method, data processing system, and computer usable code are provided for generation of software thermal profiles for applications executing on a set of processors using thermal sampling. Sampling is performed of the thermal states of the set of processors for the set of workloads to create sampled information. A thermal index is then generated based on the sampled information.

摘要翻译： 提供计算机实现的方法，数据处理系统和计算机可用代码，用于生成用于使用热采样在一组处理器上执行的应用的软件热分布。 对该组工作负载的一组处理器的热状态进行采样，以创建采样信息。 然后基于采样信息产生热指数。

公开(公告)号：US20070088866A1

公开(公告)日：2007-04-19

申请号：US11252532

申请日：2005-10-18

申请人： Michael Day ,  Charles Johns ,  Barry Minor

发明人： Michael Day ,  Charles Johns ,  Barry Minor

IPC分类号： G06F13/28

CPC分类号： G06F13/28

摘要： A buffer, a method, and a computer program product for DMA transfers are provided that are designed to save memory space within a local memory of a processor. The buffer is a return buffer with a portion reserved for DMA lists. A DMA controller accomplishes DMA transfers by: reading address elements from a DMA list located in the DMA list portion; reading the corresponding data from system memory; and copying the corresponding data to the return buffer portion. This buffer saves space because when the buffer begins to fill up the corresponding return data can overwrite the data in the DMA list. Accordingly, the DMA list overlays on top of the return buffer, such that the return data can destruct the DMA list and the extra storage space for the DMA list is saved.

摘要翻译： 提供了用于DMA传输的缓冲器，方法和计算机程序产品，其被设计为在处理器的本地存储器内节省存储器空间。 缓冲区是具有为DMA列表保留的部分的返回缓冲区。 DMA控制器通过以下方式完成DMA传输：从位于DMA列表部分的DMA列表读取地址元素; 从系统内存读取相应的数据; 并将相应的数据复制到返回缓冲器部分。 此缓冲区可节省空间，因为当缓冲区开始填满相应的返回数据时，可以覆盖DMA列表中的数据。 因此，DMA列表覆盖在返回缓冲器的顶部，使得返回数据可以破坏DMA列表，并且保存DMA列表的额外的存储空间。

公开(公告)号：US20070016733A1

公开(公告)日：2007-01-18

申请号：US11468317

申请日：2006-08-30

申请人： Michael Day ,  Charles Johns ,  James Kahle ,  Peichum Liu ,  Thuong Truong

发明人： Michael Day ,  Charles Johns ,  James Kahle ,  Peichum Liu ,  Thuong Truong

IPC分类号： G06F12/14 ,  G06F13/28

CPC分类号： G06F13/28 ,  G06F9/3004 ,  G06F9/30087 ,  G06F12/0831 ,  G06F2213/0038

摘要： The present invention provides for atomic update primitives in an asymmetric single-chip heterogeneous multiprocessor computer system having a shared memory with DMA transfers. At least one lock line command is generated from a set comprising a get lock line command with reservation, a put lock line conditional command, and a put lock line unconditional command.

摘要翻译： 本发明提供了具有具有DMA传输的共享存储器的非对称单芯片异构多处理器计算机系统中的原子更新原语。 从包括具有预留的get lock line命令，put lock line条件命令和put lock line无条件命令的集合中生成至少一个lock line命令。

公开(公告)号：US20060192597A1

公开(公告)日：2006-08-31

申请号：US11052495

申请日：2005-02-04

申请人： Charles Johns ,  Michael Wang ,  Munehiro Yoshida

发明人： Charles Johns ,  Michael Wang ,  Munehiro Yoshida

IPC分类号： H03K5/22 ,  H03K5/153

CPC分类号： G01K7/425 ,  G01K1/026 ,  G01K7/01

摘要： Temperature sensing circuits are disclosed. One embodiment of a temperature sensing circuit includes a voltage divider and an analog multiplexer. The voltage divider network divides an analog voltage into multiple derived analog voltages. The analog multiplexer receives at least two of the derived analog voltages and a control signal, and is configured to produce one of the received derived analog voltages dependent upon the control signal. Temperature detection circuits including the temperature sensing circuits are also disclosed.

摘要翻译： 公开了温度感测电路。 温度感测电路的一个实施例包括分压器和模拟多路复用器。 分压网络将模拟电压分为多个衍生的模拟电压。 模拟多路复用器接收导出的模拟电压和控制信号中的至少两个，并且被配置为根据控制信号产生接收的导出的模拟电压之一。 还公开了包括温度检测电路的温度检测电路。

公开(公告)号：US20060095668A1

公开(公告)日：2006-05-04

申请号：US10976260

申请日：2004-10-28

申请人： Michael Day ,  Charles Johns ,  Thuong Truong

发明人： Michael Day ,  Charles Johns ,  Thuong Truong

IPC分类号： G06F12/14

CPC分类号： G06F12/126 ,  G06F12/0848 ,  G06F2212/2515

摘要： The present invention provides a method for a processor to write data to a cache or other fast memory, without also writing it to main memory. Further, the data is “locked” into the cache or other fast memory until it is loaded for use. Data remains in the locking cache until it is specifically overwritten under software control. The locking cache or other fast memory can be used as additional system memory. In an embodiment of the invention, the locking cache is one or more sets of ways, but not all of the sets or ways, of a multiple set associative cache.

摘要翻译： 本发明提供了一种用于处理器将数据写入高速缓存或其他快速存储器的方法，而不将其写入主存储器。 此外，数据被“锁定”到高速缓存或其他快速存储器中，直到它被加载使用为止。 数据保留在锁定缓存中，直到它在软件控制下被特别覆盖为止。 锁定缓存或其他快速存储器可用作附加系统内存。 在本发明的实施例中，锁定高速缓存是多组关联高速缓存的一组或多组方式，但不是所有的集合或方式。

公开(公告)号：US20050160229A1

公开(公告)日：2005-07-21

申请号：US10759941

申请日：2004-01-16

申请人： Charles Johns ,  Michael Day ,  Jonathan DeMent

发明人： Charles Johns ,  Michael Day ,  Jonathan DeMent

IPC分类号： G06F12/08 ,  G06F12/10

CPC分类号： G06F12/1027 ,  G06F2212/654 ,  G06F2212/684

摘要： A method and an apparatus are provided for efficiently managing the operation of a translation buffer. A software and hardware apparatus and method are utilized to pre-load a translation buffer to prevent poor operation as a result of slow warming of a cache.

摘要翻译： 提供了一种用于有效地管理翻译缓冲器的操作的方法和装置。 使用软件和硬件装置和方法来预加载翻译缓冲器，以防止由于缓存缓慢升温而造成的不良操作。

公开(公告)号：US20050138325A1

公开(公告)日：2005-06-23

申请号：US11050038

申请日：2005-02-03

申请人： Harm Hofstee ,  Charles Johns ,  James Kahle

发明人： Harm Hofstee ,  Charles Johns ,  James Kahle

IPC分类号： G06F15/16 ,  G06F9/44 ,  G06F9/50 ,  G06F15/177 ,  G06F15/80 ,  H04L29/06 ,  H04L29/08 ,  G06F15/00 ,  G06F15/173

CPC分类号： G06F9/4862 ,  G06F15/16 ,  H04L29/06027 ,  H04L63/168 ,  H04L67/10 ,  H04L67/34

摘要： A computer architecture and programming model for high speed processing over broadband networks are provided. The architecture employs a consistent modular structure, a common computing module and uniform software cells. The common computing module includes a control processor, a plurality of processing units, a plurality of local memories from which the processing units process programs, a direct memory access controller and a shared main memory. A synchronized system and method for the coordinated reading and writing of data to and from the shared main memory by the processing units also are provided. A hardware sandbox structure is provided for security against the corruption of data among the programs being processed by the processing units. The uniform software cells contain both data and applications and are structured for processing by any of the processors of the network. Each software cell is uniquely identified on the network.

摘要翻译： 提供了一种用于宽带网络高速处理的计算机体系结构和编程模型。 该架构采用一致的模块化结构，通用的计算模块和统一的软件单元。 公共计算模块包括控制处理器，多个处理单元，处理单元处理程序的多个本地存储器，直接存储器存取控制器和共享主存储器。 还提供了一种用于由处理单元协调地读取和从共享主存储器写入数据的同步系统和方法。 提供了一种硬件沙盒结构，用于防止由处理单元处理的程序中的数据损坏的安全性。 统一软件单元包含数据和应用程序，并且被构造为由网络的任何处理器进行处理。 每个软件单元在网络上唯一标识。

公开(公告)号：US20050111478A1

公开(公告)日：2005-05-26

申请号：US10718936

申请日：2003-11-20

申请人： Jeffrey Brown ,  Michael Day ,  Charles Johns ,  Thuong Truong ,  Takeshi Yamazaki

发明人： Jeffrey Brown ,  Michael Day ,  Charles Johns ,  Thuong Truong ,  Takeshi Yamazaki

IPC分类号： H04L12/56 ,  H04L12/42

CPC分类号： H04L47/822 ,  H04L47/13 ,  H04L47/20 ,  H04L47/22 ,  H04L47/2441 ,  H04L47/39 ,  H04L47/70 ,  H04L47/72 ,  H04L47/781 ,  H04L47/803 ,  H04L47/821

摘要： Disclosed is an apparatus for controlling or managing the transmission of data packets over a multiplexed communication path, referred to herein as a bus, on a priority basis up to a given authorized BW (Bandwidth), in a given operational time period, for presently authorized devices or applications. Non-managed (not presently authorized) bus requests are handled in a prior art “best effort” basis.

摘要翻译： 公开了一种用于在给定的操作时间段内，在给定的操作时间段内优先地基于多路通信路径（这里称为总线）来控制或管理数据分组的传输的装置，用于当前授权的 设备或应用程序。 非管理（未授权）总线请求以现有技术“尽力而为”为基础来处理。

公开(公告)号：US20050055505A1

公开(公告)日：2005-03-10

申请号：US10655365

申请日：2003-09-04

申请人： Michael Day ,  Harm Hofstee ,  Charles Johns ,  James Kahle ,  David Shippy ,  Thuong Truong ,  Takeshi Yamazaki

发明人： Michael Day ,  Harm Hofstee ,  Charles Johns ,  James Kahle ,  David Shippy ,  Thuong Truong ,  Takeshi Yamazaki

IPC分类号： G06F12/00 ,  G06F12/12

CPC分类号： G06F12/126

摘要： The present invention provides for selectively overwriting sets of a cache as a function of a replacement management table and a least recently used function. A class identifier is created as a function of an address miss. A replacement management table is employable to read the class identifier to create a tag replacement control indicia. The cache, comprising a plurality of sets, is employable to disable the replacement of at least one of the plurality of sets as a function of the tag replacement control indicia.

摘要翻译： 本发明提供了根据替换管理表和最近最少使用的功能来选择性地覆盖高速缓存的集合。 根据地址未命中创建类标识符。 替换管理表可用于读取类标识符以创建标签替换控制标记。 包括多个集合的高速缓存可用于根据标签替换控制标记来禁用对多个集合中的至少一个的替换。

公开(公告)号：US20050055478A1

公开(公告)日：2005-03-10

申请号：US10655370

申请日：2003-09-04

申请人： Charles Johns ,  Peichun Liu ,  Thuong Truong ,  Asano Shigehiro ,  Takeshi Yamazaki

发明人： Charles Johns ,  Peichun Liu ,  Thuong Truong ,  Asano Shigehiro ,  Takeshi Yamazaki

IPC分类号： G06F13/28

CPC分类号： G06F13/28

摘要： A system and method are provided for setting up a direct memory access for a first processor. The system includes the first processor and a local memory. The local memory is coupled to the first processor. A first direct memory access controller (DMAC) is coupled to the first processor and the local memory. A system memory is in communication with the first DMAC. A second processor is in communication with the first DMAC such that the second processor sets up the first DMAC to handle data transfer between the local memory and the system memory. The second processor is interrupted when the first DMAC finishes handling the data transfer.

摘要翻译： 提供了一种用于为第一处理器建立直接存储器访问的系统和方法。 该系统包括第一处理器和本地存储器。 本地存储器耦合到第一处理器。 第一直接存储器存取控制器（DMAC）耦合到第一处理器和本地存储器。 系统存储器与第一DMAC通信。 第二处理器与第一DMAC通信，使得第二处理器设置第一DMAC来处理本地存储器和系统存储器之间的数据传输。 当第一个DMAC完成处理数据传输时，第二个处理器中断。