公开(公告)号：US20080307167A1

公开(公告)日：2008-12-11

申请号：US11758275

申请日：2007-06-05

申请人： Ramesh Gunna ,  Sudarshan Kadambi

发明人： Ramesh Gunna ,  Sudarshan Kadambi

IPC分类号： G06F12/00

CPC分类号： G06F12/0833 ,  G06F12/0804 ,  G06F12/0862 ,  G06F12/1045 ,  G06F12/126 ,  G06F2212/6028

摘要： In one embodiment, a processor may be configured to write ECC granular stores into the data cache, while non-ECC granular stores may be merged with cache data in a memory request buffer. In one embodiment, a processor may be configured to detect that a victim block writeback hits one or more stores in a memory request buffer (or vice versa) and may convert the victim block writeback to a fill. In one embodiment, a processor may speculatively issue stores that are subsequent to a load from a load/store queue, but prevent the update for the stores in response to a snoop hit on the load.

摘要翻译： 在一个实施例中，处理器可以被配置为将ECC粒度存储写入数据高速缓存，而非ECC粒度存储可以与存储器请求缓冲器中的高速缓存数据合并。 在一个实施例中，处理器可以被配置为检测受害者块回写命中存储器请求缓冲器中的一个或多个存储器（或反之亦然），并且可以将受害者块回写转换为填充。 在一个实施例中，处理器可以推测性地发出来自加载/存储队列的负载后的存储，但是响应于负载上的窥探命中而阻止对存储的更新。

公开(公告)号：US08892841B2

公开(公告)日：2014-11-18

申请号：US13544492

申请日：2012-07-09

申请人： Ramesh Gunna ,  Po-Yung Chang ,  Sudarshan Kadambi

发明人： Ramesh Gunna ,  Po-Yung Chang ,  Sudarshan Kadambi

IPC分类号： G06F9/38 ,  G06F12/08 ,  G06F12/10

CPC分类号： G06F12/0833 ,  G06F9/3867 ,  G06F12/0862 ,  G06F12/1045 ,  G06F2212/6028

摘要： In one embodiment, a processor may be configured to write ECC granular stores into the data cache, while non-ECC granular stores may be merged with cache data in a memory request buffer. In one embodiment, a processor may be configured to detect that a victim block writeback hits one or more stores in a memory request buffer (or vice versa) and may convert the victim block writeback to a fill. In one embodiment, a processor may speculatively issue stores that are subsequent to a load from a load/store queue, but prevent the update for the stores in response to a snoop hit on the load.

摘要翻译： 在一个实施例中，处理器可以被配置为将ECC粒度存储写入数据高速缓存，而非ECC粒度存储可以与存储器请求缓冲器中的高速缓存数据合并。 在一个实施例中，处理器可以被配置为检测受害者块回写命中存储器请求缓冲器中的一个或多个存储器（或反之亦然），并且可以将受害者块回写转换为填充。 在一个实施例中，处理器可以推测性地发出来自加载/存储队列的负载后的存储，但是响应于负载上的窥探命中而阻止对存储的更新。

公开(公告)号：US20120278685A1

公开(公告)日：2012-11-01

申请号：US13544492

申请日：2012-07-09

申请人： Ramesh Gunna ,  Po-Yung Chang ,  Sudarshan Kadambi

发明人： Ramesh Gunna ,  Po-Yung Chang ,  Sudarshan Kadambi

IPC分类号： H03M13/05 ,  G06F11/10 ,  G06F12/08

CPC分类号： G06F12/0833 ,  G06F9/3867 ,  G06F12/0862 ,  G06F12/1045 ,  G06F2212/6028

摘要： In one embodiment, a processor may be configured to write ECC granular stores into the data cache, while non-ECC granular stores may be merged with cache data in a memory request buffer. In one embodiment, a processor may be configured to detect that a victim block writeback hits one or more stores in a memory request buffer (or vice versa) and may convert the victim block writeback to a fill. In one embodiment, a processor may speculatively issue stores that are subsequent to a load from a load/store queue, but prevent the update for the stores in response to a snoop hit on the load.

摘要翻译： 在一个实施例中，处理器可以被配置为将ECC粒度存储写入数据高速缓存，而非ECC粒度存储可以与存储器请求缓冲器中的高速缓存数据合并。 在一个实施例中，处理器可以被配置为检测受害者块回写命中存储器请求缓冲器中的一个或多个存储器（或反之亦然），并且可以将受害者块回写转换为填充。 在一个实施例中，处理器可以推测性地发出来自加载/存储队列的负载后的存储，但是响应于负载上的窥探命中而阻止对存储的更新。

公开(公告)号：US08239638B2

公开(公告)日：2012-08-07

申请号：US11758303

申请日：2007-06-05

申请人： Ramesh Gunna ,  Po-Yung Chang ,  Sudarshan Kadambi

发明人： Ramesh Gunna ,  Po-Yung Chang ,  Sudarshan Kadambi

IPC分类号： G06F11/08

CPC分类号： G06F12/0833 ,  G06F9/3867 ,  G06F12/0862 ,  G06F12/1045 ,  G06F2212/6028

摘要： In one embodiment, a processor may be configured to write ECC granular stores into the data cache, while non-ECC granular stores may be merged with cache data in a memory request buffer. In one embodiment, a processor may be configured to detect that a victim block writeback hits one or more stores in a memory request buffer (or vice versa) and may convert the victim block writeback to a fill. In one embodiment, a processor may speculatively issue stores that are subsequent to a load from a load/store queue, but prevent the update for the stores in response to a snoop hit on the load.

摘要翻译： 在一个实施例中，处理器可以被配置为将ECC粒度存储写入数据高速缓存，而非ECC粒度存储可以与存储器请求缓冲器中的高速缓存数据合并。 在一个实施例中，处理器可以被配置为检测受害者块回写命中存储器请求缓冲器中的一个或多个存储器（或反之亦然），并且可以将受害者块回写转换为填充。 在一个实施例中，处理器可以推测性地发出来自加载/存储队列的负载后的存储，但是响应于负载上的窥探命中而阻止对存储的更新。

公开(公告)号：US20120131281A1

公开(公告)日：2012-05-24

申请号：US13359547

申请日：2012-01-27

申请人： Ramesh Gunna ,  Sudarshan Kadambi

发明人： Ramesh Gunna ,  Sudarshan Kadambi

IPC分类号： G06F12/08

CPC分类号： G06F12/0833 ,  G06F12/0804 ,  G06F12/0862 ,  G06F12/1045 ,  G06F12/126 ,  G06F2212/6028

摘要： In one embodiment, a processor may be configured to write ECC granular stores into the data cache, while non-ECC granular stores may be merged with cache data in a memory request buffer. In one embodiment, a processor may be configured to detect that a victim block writeback hits one or more stores in a memory request buffer (or vice versa) and may convert the victim block writeback to a fill. In one embodiment, a processor may speculatively issue stores that are subsequent to a load from a load/store queue, but prevent the update for the stores in response to a snoop hit on the load.

摘要翻译： 在一个实施例中，处理器可以被配置为将ECC粒度存储写入数据高速缓存，而非ECC粒度存储可以与存储器请求缓冲器中的高速缓存数据合并。 在一个实施例中，处理器可以被配置为检测受害者块回写命中存储器请求缓冲器中的一个或多个存储器（或反之亦然），并且可以将受害者块回写转换为填充。 在一个实施例中，处理器可以推测性地发出来自加载/存储队列的负载后的存储，但是响应于负载上的窥探命中而阻止对存储的更新。

公开(公告)号：US20110047336A1

公开(公告)日：2011-02-24

申请号：US12908535

申请日：2010-10-20

申请人： Ramesh Gunna ,  Sudarshan Kadambi

发明人： Ramesh Gunna ,  Sudarshan Kadambi

IPC分类号： G06F12/08 ,  G06F12/00

CPC分类号： G06F12/0833 ,  G06F12/0804 ,  G06F12/0862 ,  G06F12/1045 ,  G06F12/126 ,  G06F2212/6028

摘要： In one embodiment, a processor may be configured to write ECC granular stores into the data cache, while non-ECC granular stores may be merged with cache data in a memory request buffer. In one embodiment, a processor may be configured to detect that a victim block writeback hits one or more stores in a memory request buffer (or vice versa) and may convert the victim block writeback to a fill. In one embodiment, a processor may speculatively issue stores that are subsequent to a load from a load/store queue, but prevent the update for the stores in response to a snoop hit on the load.

摘要翻译： 在一个实施例中，处理器可以被配置为将ECC粒度存储写入数据高速缓存，而非ECC粒度存储可以与存储器请求缓冲器中的高速缓存数据合并。 在一个实施例中，处理器可以被配置为检测受害者块回写命中存储器请求缓冲器中的一个或多个存储器（或反之亦然），并且可以将受害者块回写转换为填充。 在一个实施例中，处理器可以推测性地发出来自加载/存储队列的负载后的存储，但是响应于负载上的窥探命中而阻止对存储的更新。

公开(公告)号：US20100235670A1

公开(公告)日：2010-09-16

申请号：US12785842

申请日：2010-05-24

申请人： James B. Keller ,  Tse-Yu Yeh ,  Ramesh Gunna ,  Brian J. Campbell

发明人： James B. Keller ,  Tse-Yu Yeh ,  Ramesh Gunna ,  Brian J. Campbell

IPC分类号： G06F1/32

CPC分类号： G06F1/3203 ,  G06F1/3237 ,  Y02D10/128 ,  Y02D50/20

摘要： In one embodiment, a processor comprises a data cache configured to store a plurality of cache blocks and a control unit coupled to the data cache. The control unit is configured to flush the plurality of cache blocks from the data cache responsive to an indication that the processor is to transition to a low power state in which one or more clocks for the processor are inhibited.

摘要翻译： 在一个实施例中，处理器包括被配置为存储多个高速缓存块的数据高速缓存和耦合到数据高速缓存的控制单元。 控制单元被配置为响应于处理器将转换到其中禁止用于处理器的一个或多个时钟的低功率状态的指示，从数据高速缓冲存储器中刷新多个高速缓存块。

公开(公告)号：US20100217951A1

公开(公告)日：2010-08-26

申请号：US12774389

申请日：2010-05-05

申请人： Jesse Pan ,  Ramesh Gunna

发明人： Jesse Pan ,  Ramesh Gunna

IPC分类号： G06F12/10 ,  G06F13/00 ,  G06F9/46

CPC分类号： G06F12/10 ,  G06F12/1072 ,  G06F12/124

摘要： In one embodiment, a processor comprises a memory management unit (MMU) and an interface unit coupled to the MMU and to an interface unit of the processor. The MMU comprises a queue configured to store pending hardware-generated page table entry (PTE) updates. The interface unit is configured to receive a synchronization operation on the interface that is defined to cause the pending hardware-generated PTE updates, if any, to be written to memory. The MMU is configured to accept a subsequent hardware-generated PTE update generated subsequent to receiving the synchronization operation even if the synchronization operation has not completed on the interface. In some embodiments, the MMU may accept the subsequent PTE update responsive to transmitting the pending PTE updates from the queue. In other embodiments, the pending PTE updates may be identified in the queue and subsequent updates may be received.

摘要翻译： 在一个实施例中，处理器包括存储器管理单元（MMU）和耦合到MMU和处理器的接口单元的接口单元。 MMU包括被配置为存储未决硬件生成的页表项（PTE）更新的队列。 接口单元被配置为在接口上接收同步操作，所述同步操作被定义为使未决的硬件产生的PTE更新（如果有的话）被写入存储器。 MMU配置为接受在接收同步操作之后生成的后续硬件生成的PTE更新，即使同步操作在接口上尚未完成。 在一些实施例中，MMU可以响应于从队列发送未决PTE更新来接受后续PTE更新。 在其他实施例中，可以在队列中识别未决PTE更新，并且可以接收后续更新。

公开(公告)号：US20100064120A1

公开(公告)日：2010-03-11

申请号：US12619751

申请日：2009-11-17

申请人： Po-Yung Chang ,  Wei-Han Lien ,  Jesse Pan ,  Ramesh Gunna ,  Tse-Yu Yeh ,  James B. Keller

发明人： Po-Yung Chang ,  Wei-Han Lien ,  Jesse Pan ,  Ramesh Gunna ,  Tse-Yu Yeh ,  James B. Keller

IPC分类号： G06F9/30

CPC分类号： G06F9/3842

摘要： In one embodiment, a processor comprises a scheduler configured to issue a first instruction operation to be executed and an execution core coupled to the scheduler. Configured to execute the first instruction operation, the execution core comprises a plurality of replay sources configured to cause a replay of the first instruction operation responsive to detecting at least one of a plurality of replay cases. The scheduler is configured to inhibit issuance of the first instruction operation subsequent to the replay for a subset of the plurality of replay cases. The scheduler is coupled to receive an acknowledgement indication corresponding to each of the plurality of replay cases in the subset, and is configured to inhibit issuance of the first instruction operation until the acknowledgement indication is asserted that corresponds to an identified replay case of the subset.

摘要翻译： 在一个实施例中，处理器包括被配置为发出要执行的第一指令操作和耦合到调度器的执行核心的调度器。 配置为执行第一指令操作，执行核心包括被配置为响应于检测多个重放情况中的至少一个而使第一指令操作重放的多个重放源。 调度器被配置为禁止在多个重放情况的子集的重放之后发出第一指令操作。 调度器被耦合以接收对应于子集中的多个重播案例中的每一个的确认指示，并且被配置为禁止发出第一指令操作，直到确认对应于该子集的所识别的重放大小写的确认指示为止。

公开(公告)号：US07647518B2

公开(公告)日：2010-01-12

申请号：US11546223

申请日：2006-10-10

申请人： Po-Yung Chang ,  Wei-Han Lien ,  Jesse Pan ,  Ramesh Gunna ,  Tse-Yu Yeh ,  James B. Keller

发明人： Po-Yung Chang ,  Wei-Han Lien ,  Jesse Pan ,  Ramesh Gunna ,  Tse-Yu Yeh ,  James B. Keller

IPC分类号： G06F1/32 ,  G06F9/38

CPC分类号： G06F9/3842

摘要： In one embodiment, a processor comprises a scheduler configured to issue a first instruction operation to be executed and an execution core coupled to the scheduler. Configured to execute the first instruction operation, the execution core comprises a plurality of replay sources configured to cause a replay of the first instruction operation responsive to detecting at least one of a plurality of replay cases. The scheduler is configured to inhibit issuance of the first instruction operation subsequent to the replay for a subset of the plurality of replay cases. The scheduler is coupled to receive an acknowledgement indication corresponding to each of the plurality of replay cases in the subset, and is configured to inhibit issuance of the first instruction operation until the acknowledge indication is asserted that corresponds to an identified replay case of the subset.

摘要翻译： 在一个实施例中，处理器包括被配置为发出要执行的第一指令操作和耦合到调度器的执行核心的调度器。 配置为执行第一指令操作，执行核心包括被配置为响应于检测多个重放情况中的至少一个而使第一指令操作重放的多个重放源。 调度器被配置为禁止在多个重放情况的子集的重放之后发出第一指令操作。 调度器被耦合以接收对应于子集中的多个重播案例中的每一个的确认指示，并且被配置为禁止发出第一指令操作，直到确认对应于所识别的该子集的重放情况为止的确认指示为止。