公开(公告)号：US07953935B2

公开(公告)日：2011-05-31

申请号：US11816858

申请日：2006-02-08

申请人： Hazuki Okabayashi ,  Tetsuya Tanaka ,  Ryuta Nakanishi ,  Masaitsu Nakajima ,  Keisuke Kaneko

发明人： Hazuki Okabayashi ,  Tetsuya Tanaka ,  Ryuta Nakanishi ,  Masaitsu Nakajima ,  Keisuke Kaneko

IPC分类号： G06F13/00

CPC分类号： G06F12/12 ,  G06F12/0802 ,  G06F12/0893

摘要： A cache memory system which readily accepts software control for processing includes: a cache memory provided between a processor and memory; and a TAC (Transfer and Attribute Controller) for controlling the cache memory. The TAC receives a command which indicates a transfer and an attribute operation of cache data and a target for the operation, resulting from the execution of a predetermined instruction by the processor, so as to request the operation indicated by the command against the address to the cache memory.

摘要翻译： 容易接受用于处理的软件控制的高速缓冲存储器系统包括：设置在处理器和存储器之间的高速缓存存储器; 以及用于控制高速缓冲存储器的TAC（传送和属性控制器）。 TAC接收指示由处理器执行预定指令而产生的高速缓存数据的传送和属性操作以及用于操作的目标，以便请求针对该地址的命令所指示的操作 高速缓存存储器。

公开(公告)号：US07970998B2

公开(公告)日：2011-06-28

申请号：US11910831

申请日：2006-03-17

申请人： Takao Yamamoto ,  Tetsuya Tanaka ,  Ryuta Nakanishi ,  Masaitsu Nakajima ,  Keisuke Kaneko ,  Hazuki Okabayashi

发明人： Takao Yamamoto ,  Tetsuya Tanaka ,  Ryuta Nakanishi ,  Masaitsu Nakajima ,  Keisuke Kaneko ,  Hazuki Okabayashi

IPC分类号： G06F12/08

CPC分类号： G06F12/0875 ,  G06F12/0848 ,  G06F12/0888

摘要： A cache memory of the present invention includes a second cache memory that is operated in parallel with a first cache memory, a judgment unit which, when a cache miss occurs in both of the first cache memory and the second cache memory, makes a true or false judgment relating to an attribute of data for which memory access resulted in the cache miss, and a controlling unit which stores memory data in the second cache memory when a judgment of true is made, and stores the memory data in the first cache memory when a judgment of false is made.

摘要翻译： 本发明的高速缓存存储器包括与第一高速缓存存储器并行操作的第二高速缓冲存储器，当在第一高速缓冲存储器和第二高速缓冲存储器两者中发生高速缓存未命中时，判断单元都是真的或 关于存储器访问导致高速缓存未命中的数据的属性的错误判断，以及当进行判断时将存储器数据存储在第二高速缓冲存储器中的控制单元，并且将存储器数据存储在第一高速缓冲存储器中 做出了错误的判断。

公开(公告)号：US20090100231A1

公开(公告)日：2009-04-16

申请号：US11816858

申请日：2006-02-08

申请人： Hazuki Okabayashi ,  Tetsuya Tanaka ,  Ryuta Nakanishi ,  Masaitsu Nakajima ,  Keisuke Kaneko

发明人： Hazuki Okabayashi ,  Tetsuya Tanaka ,  Ryuta Nakanishi ,  Masaitsu Nakajima ,  Keisuke Kaneko

IPC分类号： G06F12/08

CPC分类号： G06F12/12 ,  G06F12/0802 ,  G06F12/0893

摘要： A cache memory system which readily accepts software control for processing includes: a cache memory provided between a processor and memory; and a TAC (Transfer and Attribute Controller) for controlling the cache memory. The TAC receives a command which indicates a transfer and an attribute operation of cache data and a target for the operation, resulting from the execution of a predetermined instruction by the processor, so as to request the operation indicated by the command against the address to the cache memory.

摘要翻译： 容易接受用于处理的软件控制的高速缓冲存储器系统包括：设置在处理器和存储器之间的高速缓存存储器; 以及用于控制高速缓冲存储器的TAC（传送和属性控制器）。 TAC接收指示由处理器执行预定指令而产生的高速缓存数据的传送和属性操作以及用于操作的目标，以便请求针对该地址的命令所指示的操作 高速缓存存储器。

公开(公告)号：US20090077318A1

公开(公告)日：2009-03-19

申请号：US11910831

申请日：2006-03-17

申请人： Takao Yamamoto ,  Tetsuya Tanaka ,  Ryuta Nakanishi ,  Masaitsu Nakajima ,  Keisuke Kaneko ,  Hazuki Okabayashi

发明人： Takao Yamamoto ,  Tetsuya Tanaka ,  Ryuta Nakanishi ,  Masaitsu Nakajima ,  Keisuke Kaneko ,  Hazuki Okabayashi

IPC分类号： G06F12/08 ,  G06F12/00

CPC分类号： G06F12/0875 ,  G06F12/0848 ,  G06F12/0888

摘要： A cache memory of the present invention includes a second cache memory that is operated in parallel with a first cache memory, a judgment unit which, when a cache miss occurs in both of the first cache memory and the second cache memory, makes a true or false judgment relating to an attribute of data for which memory access resulted in the cache miss, and a controlling unit which stores memory data in the second cache memory when a judgment of true is made, and stores the memory data in the first cache memory when a judgment of false is made.

摘要翻译： 本发明的高速缓存存储器包括与第一高速缓存存储器并行操作的第二高速缓冲存储器，当在第一高速缓冲存储器和第二高速缓冲存储器两者中发生高速缓存未命中时，判断单元都是真的或 关于存储器访问导致高速缓存未命中的数据的属性的错误判断，以及当进行判断时将存储器数据存储在第二高速缓冲存储器中的控制单元，并且将存储器数据存储在第一高速缓冲存储器中 做出了错误的判断。

公开(公告)号：US07555610B2

公开(公告)日：2009-06-30

申请号：US10578299

申请日：2004-11-02

申请人： Hazuki Okabayashi ,  Ryuta Nakanishi ,  Tetsuya Tanaka

发明人： Hazuki Okabayashi ,  Ryuta Nakanishi ,  Tetsuya Tanaka

IPC分类号： G06F13/00

CPC分类号： G06F12/126

摘要： The cache memory in the present invention includes a C flag setting unit 40 which adds, to each cache entry holding line data, a cleaning flag C indicating whether or not a write operation will be performed hereafter, and a cleaning unit 39 which writes back, to the memory, line data of a cache entry that has been added with a cleaning flag C indicating that a write operation will not be performed, and has been set with a dirty flag D indicating that the cache entry has been written into.

摘要翻译： 本发明的高速缓冲存储器包括：C标志设置单元40，其向每个高速缓存条目保持行数据添加指示以后将执行写入操作的清除标志C;以及清除单元39， 向存储器提供已经添加了指示不执行写入操作的清除标志C的高速缓存条目的行数据，并且已经设置了指示已经写入高速缓存条目的脏标志D。

公开(公告)号：USRE41751E1

公开(公告)日：2010-09-21

申请号：US10720030

申请日：2003-11-24

申请人： Taketo Heishi ,  Tetsuya Tanaka ,  Nobuo Higaki ,  Shuichi Takayama ,  Kensuke Odani

发明人： Taketo Heishi ,  Tetsuya Tanaka ,  Nobuo Higaki ,  Shuichi Takayama ,  Kensuke Odani

IPC分类号： G06F9/30

CPC分类号： G06F9/30149 ,  G06F9/30167 ,  G06F9/3802 ,  G06F9/3814 ,  G06F9/3822 ,  G06F9/3838 ,  G06F9/3853 ,  G06F9/3885

摘要： A processor can decode short instructions with a word length equal to one unit field and long instructions with a word length equal to two unit fields. An opcode of each kind of instruction is arranged into the first unit field assigned to the instruction. The number of instructions to be executed by the processor in parallel is s. When the ratio of short to long instructions is s-1:1, the s-1 short instructions are assigned to the first unit field to the s-1tA unit field in the parallel execution code, and the long instruction is assigned to the sth unit field to the (s+k−1)th unit field in the same parallel execution code.

摘要翻译： 处理器可以解码具有等于一个单位字段的字长度和长度等于两个单位字段的长指令的短指令。 每种指令的操作码被布置到分配给指令的第一单位字段中。 由处理器并行执行的指令数是s。 当短指令与长指令的比率为s-1：1时，将s-1短指令分配给并行执行代码中的s-1tA单位字段的第一个单位字段，并将长指令分配给sth 单位字段到同一个并行执行代码中的（s + k-1）个单位字段。

公开(公告)号：US06195740B1

公开(公告)日：2001-02-27

申请号：US09124659

申请日：1998-07-29

申请人： Taketo Heishi ,  Nobuo Higaki ,  Akira Tanaka ,  Tetsuya Tanaka ,  Shuichi Takayama ,  Kensuke Odani ,  Shinya Miyaji

发明人： Taketo Heishi ,  Nobuo Higaki ,  Akira Tanaka ,  Tetsuya Tanaka ,  Shuichi Takayama ,  Kensuke Odani ,  Shinya Miyaji

IPC分类号： G06F930

CPC分类号： G06F9/30167 ,  G06F9/30156 ,  G06F9/30163 ,  G06F9/3822 ,  G06F9/3853

摘要： A processor for decoding and executing an instruction includes: an instruction register 10 for storing an instruction; a format decoder 21 for decoding a format code located in the P0.0 field 11 of the instruction stored in the instruction register 10; a constant storage unit including a storage region; a constant register control unit 32 which, when the format decoder 21 has referred to the format code and decoded that an operation field includes a constant to be stored in the constant register 36, transfers the constant from the instruction register 10 to the constant storage unit 36; and a constant register output unit 41 which, when the format decoder 21 has referred to the format code and decoded that an operation field includes an operation code showing an operation that should be executed and a piece of an operand that should be used for the operation, links the constant stored in the constant register 36 with the piece of the operand.

摘要翻译： 用于解码和执行指令的处理器包括：用于存储指令的指令寄存器10; 格式解码器21，用于对存储在指令寄存器10中的指令的P0.0字段11中的格式代码进行解码; 包括存储区域的恒定存储单元; 常数寄存器控制单元32，当格式解码器21参考格式代码并解码时，操作字段包括要存储在常数寄存器36中的常数时，将常数从指令寄存器10传送到恒定存储单元 36; 以及常数寄存器输出单元41，当格式解码器21参考格式代码并解码时，操作字段包括表示应该执行的操作的操作码和应该用于操作的操作数 ，将存储在常数寄存器36中的常数与操作数的段连接起来。

公开(公告)号：US20090037696A1

公开(公告)日：2009-02-05

申请号：US11908002

申请日：2006-03-07

申请人： Tetsuya Tanaka ,  Nobuo Higaki ,  Taketo Heishi

发明人： Tetsuya Tanaka ,  Nobuo Higaki ,  Taketo Heishi

IPC分类号： G06F9/312

CPC分类号： G06F9/381 ,  G06F9/30047 ,  G06F9/30054 ,  G06F9/3804 ,  G06F9/3808

摘要： A processor (100) includes an ordinary instruction buffer (122) for storing and supplying one or more instructions fetched from an instruction cache (10), a TAR instruction buffer (123) for storing the one or more instructions fetched from the instruction cache (10) and supplying them secondarily, a selector (121) for selecting either the ordinary instruction buffer (122) or the TAR instruction buffer (123) as an instruction supplying source, and an instruction fetch control unit (102) for fetching, when a TAR filling instruction is executed, one or more instructions specified by the TAR filling instruction, and for controlling the selector (121) to select the TAR instruction buffer (123), in the case where case one or more fetched instructions are repeatedly supplied, thereby to supply an instruction through the selector (121) from the TAR instruction buffer (123).

摘要翻译： 处理器（100）包括用于存储和提供从指令高速缓存（10）取出的一个或多个指令的普通指令缓冲器（122），用于存储从指令高速缓冲存储器（10）提取的一个或多个指令的TAR指令缓冲器（123） 10），并且二次供给，用于选择普通指令缓冲器（122）或TAR指令缓冲器（123）作为指令提供源的选择器（121），以及用于取指令的指令获取控制单元（102），当 在情况下重复提供一个或多个获取的指令的情况下，执行TAR填充指令，由TAR填充指令指定的一个或多个指令，以及用于控制选择器（121）选择TAR指令缓冲器（123） 以从TAR指令缓冲器（123）通过选择器（121）提供指令。

公开(公告)号：US06209080B1

公开(公告)日：2001-03-27

申请号：US09124335

申请日：1998-07-29

申请人： Taketo Heishi ,  Nobuo Higaki ,  Akira Tanaka ,  Tetsuya Tanaka ,  Shuichi Takayama ,  Kensuke Odani ,  Shinya Miyaji

发明人： Taketo Heishi ,  Nobuo Higaki ,  Akira Tanaka ,  Tetsuya Tanaka ,  Shuichi Takayama ,  Kensuke Odani ,  Shinya Miyaji

IPC分类号： G06F930

CPC分类号： G06F9/30167 ,  G06F9/30163 ,  G06F9/383 ,  G06F9/3853

摘要： A processor for executing operations based on instructions includes an operation constant register 361, a branching constant register 362, a decoding unit 20 for decoding an instruction stored in an instruction register 10, a constant register control unit 32, and an execution unit 30. When the decoding unit 20 finds that the instruction includes a constant to be stored in the branching constant register 362, the constant register control unit 32 shifts a present value in the branching constant register 362 and inserts the constant to be stored, thereby storing a new constant in the branching constant register 362. When the decoding unit 20 finds that a constant is to be stored in the operation constant register 361, the constant register control unit 32 shifts the present value in the operation constant register 361 and inserts the constant to be stored, thereby storing a new constant in the operation constant register 361. When the decoding unit 20 finds that the instruction includes a branch operation, the execution unit 30 executes the branch operation using the constant stored in the branching constant register 362. When the decoding unit 20 finds that the instruction includes an arithmetic operation, the execution unit 30 executes the arithmetic operation using the constant stored in the operation constant register 361.

摘要翻译： 用于基于指令执行操作的处理器包括操作常数寄存器361，分支常数寄存器362，用于解码存储在指令寄存器10中的指令的解码单元20，常数寄存器控制单元32和执行单元30.当 解码单元20发现指令包括要存储在分支常数寄存器362中的常数，常数寄存器控制单元32移位分支常数寄存器362中的当前值并插入要存储的常数，从而存储新常数 在分支常数寄存器362中。当解码单元20发现将常数存储在操作常数寄存器361中时，常数寄存器控制单元32移动操作常数寄存器361中的当前值，并插入要存储的常数 ，从而在操作常数寄存器361中存储新常数。当解码单元20发现指令包括时 分支操作，执行单元30使用存储在分支常数寄存器362中的常数来执行分支操作。当解码单元20发现指令包括算术运算时，执行单元30使用存储在 操作常数寄存器361。

公开(公告)号：US20070028055A1

公开(公告)日：2007-02-01

申请号：US10571531

申请日：2004-08-23

申请人： Tetsuya Tanaka ,  Ryuta Nakanishi ,  Tokuzo Kiyohara ,  Hiroyuki Morishita ,  Keishi Chikamura

发明人： Tetsuya Tanaka ,  Ryuta Nakanishi ,  Tokuzo Kiyohara ,  Hiroyuki Morishita ,  Keishi Chikamura

IPC分类号： G06F12/00

CPC分类号： G06F12/127 ,  G06F12/124

摘要： A cache memory of the present invention includes: for each cache entry, way 0 to way 3 which hold use flags U indicating whether or not the use flags U have been accessed; and a control unit which: updates, when a cache entry is hit, a use flag U corresponding to the hit cache entry so that the use flag U indicates that the cache entry has been accessed; and reset, in the case where all other use flags in the same set indicates that the cache entries have been accessed herein, the all other use flags so that the use flags indicate that the cache entries have not been accessed; and select a cache entry to be replaced from among the cache entries corresponding to the use flags indicating that the cache entries have not been accessed.

摘要翻译： 本发明的高速缓存存储器包括：对于每个高速缓存条目，方式0到路径3，其保持使用标志U，指示是否已经访问了使用标志U; 以及控制单元，其在高速缓存条目被命中时更新与所述命中高速缓存条目对应的使用标志U，使得所述使用标志U指示所述高速缓存条目已经被访问; 并且在同一集合中的所有其他使用标志指示已经在这里访问了高速缓存条目的情况下，复位所有其他使用标志，使得使用标志指示高速缓存条目未被访问; 并且从与指示高速缓存条目未被访问的使用标志相对应的高速缓存条目中选择要替换的高速缓存条目。