利索-全球专利检索

  1. 登录
  2. 注册

搜索结果

102 条记录 (耗时 0.035 秒)

    Cyclic redundancy check for partitioned frames
    52.
    发明授权
    Cyclic redundancy check for partitioned frames 失效
    分区帧的循环冗余校验

    公开(公告)号：US06681364B1

    公开(公告)日：2004-01-20

    申请号：US09405669

    申请日：1999-09-24

    申请人： Jean Louis Calvignac ,  Clark Debs Jeffries ,  Fabrice Jean Verplanken

    发明人： Jean Louis Calvignac ,  Clark Debs Jeffries ,  Fabrice Jean Verplanken

    IPC分类号： H03M1300

    CPC分类号： H04L1/0061 ,  H03M13/091 ,  H04L1/0071 ,  H04L1/0072

    摘要： An improved method and system for generating a frame check sequence. A multiple-bit data string, M, is received in which M is of the form: anbncndnan−1bn−1cn−1dn−1 . . . a2b2c2d2a1b1c1d1. M is thereafter parsed into multiple subframes of the form: anan−1an−2 . . . a2a1; bnbn−1bn−2 . . . b2b1; cncn−1cn−2 . . . c2c1; and dndn−1dn−2 . . . d2d1. The subframes are padded with zeros resulting in subframes of the form: an000an−1000an−2000 . . . a2000a1000; 0bn000bn−1000bn−200 . . . 0b2000b100; 00cn000cn−1000cn−20 . . . 00c2000c100; and 000dn000dn−1000dn−2 . . . 000d2000d1. A partial check sum is then generated for each of the multiple subframes. Finally, each of the partial check sums are added together such that a frame check sequence for M is obtained.

    摘要翻译： 一种用于生成帧校验序列的改进的方法和系统。 接收多位数据串M，其中M具有以下形式：M随后被解析为形式的多个子帧：并且子帧用零填充，产生以下形式的子帧：然后生成部分校验和 对于多个子帧中的每一个。 最后，将每个部分校验和相加在一起，从而获得用于M的帧校验序列。

    Controller for multiple instruction thread processors
    53.
    发明授权
    Controller for multiple instruction thread processors 失效
    多指令线程处理器的控制器

    公开(公告)号：US08006244B2

    公开(公告)日：2011-08-23

    申请号：US10915983

    申请日：2004-08-11

    申请人： Gordon Taylor Davis ,  Marco C. Heddes ,  Ross Boyd Leavens ,  Fabrice Jean Verplanken

    发明人： Gordon Taylor Davis ,  Marco C. Heddes ,  Ross Boyd Leavens ,  Fabrice Jean Verplanken

    IPC分类号： G06F9/46

    CPC分类号： G06F9/3802 ,  G06F9/3851

    摘要： A mechanism controls a multi-thread processor so that when a first thread encounters a latency event for a first predefined time interval temporary control is transferred to an alternate execution thread for duration of the first predefined time interval and then back to the original thread. The mechanism grants full control to the alternate execution thread when a latency event for a second predefined time interval is encountered. The first predefined time interval is termed short latency event whereas the second time interval is termed long latency event.

    摘要翻译： 机制控制多线程处理器，使得当第一线程遇到第一预定义时间间隔的等待时间事件时，临时控制在第一预定义时间间隔的持续时间内被传送到备用执行线程，然后返回到原始线程。 当遇到第二个预定义时间间隔的延迟事件时，机制将授权对备用执行线程的完全控制。 第一预定时间间隔称为短延迟事件，而第二时间间隔称为长延迟事件。

    Systems and methods for multi-frame control blocks
    58.
    发明授权
    Systems and methods for multi-frame control blocks 有权
    多帧控制块的系统和方法

    公开(公告)号：US07603539B2

    公开(公告)日：2009-10-13

    申请号：US12039304

    申请日：2008-02-28

    申请人： Claude Basso ,  Jean Louis Calvignac ,  Chih-jen Chang ,  Fabrice Jean Verplanken

    发明人： Claude Basso ,  Jean Louis Calvignac ,  Chih-jen Chang ,  Fabrice Jean Verplanken

    IPC分类号： G06F12/00

    CPC分类号： H04L49/901 ,  H04L49/252 ,  H04L49/30 ,  H04L49/90 ,  H04L69/12 ,  H04L69/22

    摘要： Systems and methods for implementing multi-frame control blocks in a network processor are disclosed. Embodiments include systems and methods to reduce long latency memory access to less expensive memory such as DRAM. As a network processor in a network receives packets of data, the network processor forms a frame control block for each packet. The frame control block contains a pointer to a memory location where the packet data is stored, and is thereby associated with the packet. The network processor associates a plurality of frame control blocks together in a table control block that is stored in a control store. Each table control block comprises a pointer to a memory location of a next table control block in a chain of table control blocks. Because frame control blocks are stored and accessed in table control blocks, less frequent memory accesses may be needed to keep up with the frame rate of packet transmission.

    摘要翻译： 公开了一种用于在网络处理器中实现多帧控制块的系统和方法。 实施例包括用于减少长时间存储器访问到诸如DRAM之类的便宜的存储器的系统和方法。 随着网络中的网络处理器接收数据包，网络处理器为每个数据包形成帧控制块。 帧控制块包含指向存储分组数据的存储器位置的指针，并且因此与分组相关联。 网络处理器将存储在控制存储器中的表控制块中的多个帧控制块相关联。 每个表控制块包括指向表控制块链中的下一个表控制块的存储器位置的指针。 由于帧控制块在表控制块中被存储和访问，因此可能需要较少频率的存储器访问以跟上分组传输的帧速率。