公开(公告)号：US07897496B2

公开(公告)日：2011-03-01

申请号：US11941129

申请日：2007-11-16

申请人： Puneet Kohli ,  Nandakumar Mahalingam ,  Manoj Mehrotra ,  Song Zhao

发明人： Puneet Kohli ,  Nandakumar Mahalingam ,  Manoj Mehrotra ,  Song Zhao

IPC分类号： H01L21/425

CPC分类号： H01L21/26513 ,  H01L21/26506 ,  H01L29/165 ,  H01L29/6659 ,  H01L29/7833

摘要： Semiconductor doping techniques, along with related methods and structures, are disclosed that produce components having a more tightly controlled source and drain extension region dopant profiles without significantly inducing gate edge diode leakage. The technique follows the discovery that carbon, which may be used as a diffusion suppressant for dopants such as boron, may produce a gate edge diode leakage if present in significant quantities in the source and drain extension regions. As an alternative to placing carbon in the source and drain extension regions, carbon may be placed in the source and drain regions, and the thermal anneal used to activate the dopant may be relied upon to diffuse a small concentration of the carbon into the source and drain extension regions, thereby suppressing dopant diffusion in these regions without significantly inducing gate edge diode leakage. The increased concentration of carbon in the source and drain regions may permit heavier doping of the source/drain region, leading to improved gate capacitance.

摘要翻译： 公开了半导体掺杂技术以及相关方法和结构，其产生具有更紧密控制的源极和漏极延伸区掺杂物分布而不显着引起栅极边缘二极管泄漏的元件。 该技术遵循发现，可以用作掺杂剂如硼的扩散抑制剂的碳可能在源极和漏极延伸区域中以大量存在而产生栅极边缘二极管泄漏。 作为在源极和漏极延伸区域中放置碳的替代方案，可以将碳放置在源极和漏极区域中，并且可以依靠用于激活掺杂剂的热退火将碳的少量浓度扩散到源中， 漏极延伸区域，从而抑制这些区域中的掺杂剂扩散，而不会显着引起栅极边缘二极管泄漏。 源极和漏极区域中增加的碳浓度可能允许源极/漏极区域的较重掺杂，导致改善的栅极电容。

公开(公告)号：US07670917B2

公开(公告)日：2010-03-02

申请号：US11853328

申请日：2007-09-11

申请人： Amitabh Jain ,  Manoj Mehrotra

发明人： Amitabh Jain ,  Manoj Mehrotra

IPC分类号： H01L21/336 ,  H01L21/31 ,  H01L21/469

CPC分类号： H01L21/823807 ,  H01L21/26506 ,  H01L21/268 ,  H01L21/28044 ,  H01L29/6656 ,  H01L29/7843 ,  H01L29/7845

摘要： In one aspect there is provided a method of manufacturing a semiconductor device comprising forming gate electrodes over a semiconductor substrate, forming source/drains adjacent the gate electrodes, depositing a stress inducing layer over the gate electrodes. A laser anneal is conducted on at least the gate electrodes subsequent to depositing the stress inducing layer at a temperature of at least about 1100° C. for a period of time of at least about 300 microseconds, and the semiconductor device is subjected to a thermal anneal subsequent to conducting the laser anneal.

摘要翻译： 在一个方面，提供一种制造半导体器件的方法，包括在半导体衬底上形成栅电极，在栅电极附近形成源极/漏极，在栅电极上沉积应力诱导层。 在至少约1100℃的温度下沉积应力诱导层至少约300微秒的时间之后，至少在栅电极上进行激光退火，并且半导体器件经受热 在进行激光退火之后退火。

公开(公告)号：US07465635B2

公开(公告)日：2008-12-16

申请号：US11533798

申请日：2006-09-21

申请人： Puneet Kohli ,  Manoj Mehrotra ,  Jin Zhao ,  Sameer Ajmera

发明人： Puneet Kohli ,  Manoj Mehrotra ,  Jin Zhao ,  Sameer Ajmera

IPC分类号： H01L21/336

CPC分类号： H01L29/7843 ,  H01L21/823807 ,  H01L21/823864 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/7833

摘要： The present invention provides a method for manufacturing a semiconductor device. The method for manufacturing the semiconductor device, among other steps, may include forming a gate structure over a substrate, forming at least a portion of gate sidewall spacers proximate sidewalls of the gate structure, and subjecting the at least a portion of the gate sidewall spacers to an energy beam treatment, the energy beam treatment configured to change a stress of the at least a portion of the gate sidewall spacers, and thus change a stress in the substrate therebelow.

摘要翻译： 本发明提供一种制造半导体器件的方法。 除了其他步骤之外，用于制造半导体器件的方法可以包括在衬底上形成栅极结构，形成靠近栅极结构的侧壁的栅极侧壁间隔的至少一部分，以及使栅极侧壁间隔物的至少一部分 能量束处理被配置为改变栅极侧壁间隔物的至少一部分的应力，从而改变其下的衬底中的应力。

公开(公告)号：US20080157292A1

公开(公告)日：2008-07-03

申请号：US11703452

申请日：2007-02-07

申请人： Manoj Mehrotra ,  Stan Ashburn

发明人： Manoj Mehrotra ,  Stan Ashburn

IPC分类号： H01L21/31 ,  H01L29/00

CPC分类号： H01L29/7843 ,  H01L21/02266 ,  H01L21/02271 ,  H01L21/3143 ,  H01L21/3148 ,  H01L21/318 ,  H01L21/823807 ,  H01L29/66575

摘要： A method for manufacturing a semiconductor device featuring a high-stress dielectric layer is disclosed. The method involves the deposition of a comparatively thick liner layer that exerts increased strain on an underlying gate and active areas, resulting in enhanced carrier mobility through the transistor and heightened transistor performance. The method also involves the amelioration of fabrication problems that might arise from the deposition of a comparatively thick liner layer by forming such layer with at least a partially direction deposition process. Also disclosed are semiconductor devices manufactured in accordance with the disclosed methods.

摘要翻译： 公开了一种制造具有高应力电介质层的半导体器件的方法。 该方法涉及沉积相当厚的衬底层，其在下面的栅极和有源区上施加增加的应变，导致通过晶体管的增强的载流子迁移率和提高的晶体管性能。 该方法还涉及通过用至少部分方向沉积工艺形成这种层来改善可能由沉积较厚的衬层而产生的制造问题。 还公开了根据所公开的方法制造的半导体器件。

公开(公告)号：US07279397B2

公开(公告)日：2007-10-09

申请号：US10899663

申请日：2004-07-27

申请人： Manoj Mehrotra ,  Amitava Chatterjee

发明人： Manoj Mehrotra ,  Amitava Chatterjee

IPC分类号： H01L21/76

CPC分类号： H01L21/76237

摘要： A method (200) of forming an isolation structure is presented, in which a hard mask layer (304, 308) is formed (204, 206) over the isolation and active regions (305, 303) of a semiconductor body (306), and a dopant is selectively provided to a portion of the active region (303) proximate the isolation region (305) to create a threshold voltage compensation region (318). After the compensation region (318) is created, the hard mask layer (304, 308) is patterned (218) to create a patterned hard mask. The patterned hard mask is then used in forming (222) a trench (323) in the isolation region (305) near the compensation region (318), and the trench (323) is then filled (224) with a dielectric material (338).

摘要翻译： 提出了形成隔离结构的方法（200），其中在半导体本体（306）的隔离和有源区（305,303）上形成硬掩模层（304,308） 并且掺杂剂选择性地提供给靠近隔离区域（305）的有源区域（303）的一部分以产生阈值电压补偿区域（318）。 在创建补偿区域（318）之后，对硬掩模层（304,308）进行图案化（218）以形成图案化的硬掩模。 然后将图案化的硬掩模用于在补偿区域（318）附近的隔离区域（305）中形成（222）沟槽（323），然后用介电材料（338）填充（224）沟槽 ）。

公开(公告)号：US20060228867A1

公开(公告)日：2006-10-12

申请号：US11104038

申请日：2005-04-12

申请人： Manoj Mehrotra ,  Amitava Chatterjee ,  Jin Zhao

发明人： Manoj Mehrotra ,  Amitava Chatterjee ,  Jin Zhao

IPC分类号： H01L21/76

CPC分类号： H01L29/7842 ,  H01L21/76224 ,  H01L21/823412 ,  H01L21/823481

摘要： A method (10) of forming an isolation structure (140, 142) in a semiconductor substrate (102) is disclosed, wherein the isolation structure (140, 142) can be formed in a controlled manner so as to regulate stresses exerted by the structure on one or more active regions (106) of the substrate (102) located adjacent to the structure (140, 142).

摘要翻译： 公开了一种在半导体衬底（102）中形成隔离结构（140,142）的方法（10），其中隔离结构（140,142）可以以受控的方式形成，以便调节由结构施加的应力 位于邻近结构（140,142）的衬底（102）的一个或多个有源区（106）上。

公开(公告)号：US20060057853A1

公开(公告)日：2006-03-16

申请号：US10943086

申请日：2004-09-15

申请人： Manoj Mehrotra ,  Freidoon Mehrad ,  F. Johnson

发明人： Manoj Mehrotra ,  Freidoon Mehrad ,  F. Johnson

IPC分类号： H01L21/461 ,  B08B6/00 ,  H01L21/302

CPC分类号： H01L21/28518 ,  H01L29/665 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/66636

摘要： An embodiment of the invention is a method for improving the uniformity of silicide 190 in semiconductor wafers 10. The method may include etching source/drain sidewall spacers 150, performing an oxidation of semiconductor wafer 10, and then performing a wet clean of semiconductor wafer 10.

摘要翻译： 本发明的一个实施例是一种用于改善半导体晶片10中的硅化物190的均匀性的方法。 该方法可以包括蚀刻源极/漏极侧壁间隔物150，执行半导体晶片10的氧化，然后进行半导体晶片10的湿式清洁。

公开(公告)号：US06987061B2

公开(公告)日：2006-01-17

申请号：US10643341

申请日：2003-08-19

申请人： Manoj Mehrotra

发明人： Manoj Mehrotra

IPC分类号： H01L21/8238 ,  H01L21/44

CPC分类号： H01L21/823814 ,  H01L21/823835 ,  H01L21/823864

摘要： The present invention pertains to forming respective silicides on multiple transistors in a single process. High performance is facilitated with simple and highly integrated process flows. As such, transistors, and an integrated circuit containing the transistors, can be fabricated efficiently and at a low cost. The different silicides can be formed with different materials and/or to different thicknesses. As such, the silicides can have different electrical characteristics, such as resistivity and conductivity. These different attributes instill the transistors with different work functions when formed as gate contacts thereon. This provides an integrated circuit containing the transistors with diverse operating capabilities allowing for the execution of operations requiring more flexibility and/or functionality.

摘要翻译： 本发明涉及在单个工艺中在多个晶体管上形成各自的硅化物。 通过简单高度集成的流程可以实现高性能。 因此，可以以低成本有效地制造晶体管和包含晶体管的集成电路。 不同的硅化物可以用不同的材料和/或不同的厚度形成。 因此，硅化物可以具有不同的电特性，例如电阻率和电导率。 这些不同的属性在其上形成为栅极接触时，灌注具有不同功函数的晶体管。 这提供了包含具有不同操作能力的晶体管的集成电路，允许执行需要更多灵活性和/或功能的操作。

公开(公告)号：US06599802B2

公开(公告)日：2003-07-29

申请号：US10007030

申请日：2001-11-08

申请人： Manoj Mehrotra

发明人： Manoj Mehrotra

IPC分类号： H01L21336

CPC分类号： H01L29/6653 ,  H01L21/823814 ,  H01L21/823864

摘要： Low threshold voltage transistors are fabricated by removing oxide spacers from the poly gate sidewalls of the transistors that are to be low threshold voltage. This causes the effective channel length of the low Vt transistors to be shorter than that of the core transistors, which causes lower threshold voltage.

摘要翻译： 通过从低阈值电压的晶体管的多晶硅栅极去除氧化物隔离层来制造低阈值电压晶体管。 这导致低Vt晶体管的有效沟道长度比核心晶体管的有效沟道长度短，这导致较低的阈值电压。

公开(公告)号：US06258644B1

公开(公告)日：2001-07-10

申请号：US09499719

申请日：2000-02-08

申请人： Mark S. Rodder ,  Manoj Mehrotra ,  Mahalingam Nandakumar

发明人： Mark S. Rodder ,  Manoj Mehrotra ,  Mahalingam Nandakumar

IPC分类号： H01L218238

CPC分类号： H01L21/823814

摘要： A mixed voltage CMOS process for high reliability and high performance core transistors and input-output transistors with reduced mask steps. A gate stack (30) is formed over the silicon substrate (10). Ion implantation is performed of a first species and a second species to produce the doping profiles (70, 80, 90, 100) in the input-output transistors.

摘要翻译： 用于高可靠性和高性能核心晶体管和输入输出晶体管的混合电压CMOS工艺，减少了掩模步骤。 在硅衬底（10）上形成栅叠层（30）。 对第一种和第二种进行离子注入，以在输入输出晶体管中产生掺杂分布（70,80,90,100）。