公开(公告)号：US08543770B2

公开(公告)日：2013-09-24

申请号：US12787939

申请日：2010-05-26

申请人： William E. Speight ,  Lixin Zhang

发明人： William E. Speight ,  Lixin Zhang

IPC分类号： G06F12/00

CPC分类号： G06F12/0831

摘要： A mechanism is provided for assigning memory to on-chip cache coherence domains. The mechanism assigns caches within a processing unit to coherence domains. The mechanism then assigns chunks of memory to the coherence domains. The mechanism monitors applications running on cores within the processing unit to identify needs of the applications. The mechanism may then reassign memory chunks to the cache coherence domains based on the needs of the applications running in the coherence domains. When a memory controller receives the cache miss, the memory controller may look up the address in a lookup table that maps memory chunks to cache coherence domains. Snoop requests are sent to caches within the coherence domain. If a cache line is found in a cache within the coherence domain, the cache line is returned to the originating cache by the cache containing the cache line either directly or through the memory controller. If a cache line is not found within the coherence domain, the memory controller accesses the memory to retrieve the cache line.

摘要翻译： 提供了一种用于将存储器分配给片上高速缓存一致性域的机制。 该机制将处理单元内的高速缓存分配给相干域。 该机制然后将大块内存分配给一致性域。 该机制监视在处理单元内的核心上运行的应用程序，以识别应用程序的需求。 然后，该机制可以基于在相干域中运行的应用的需要将存储器块重新分配给高速缓存一致性域。 当存储器控制器接收高速缓存未命中时，存储器控制器可以查找映射存储器块到高速缓存一致性域的查找表中的地址。 侦听请求被发送到连贯域内的缓存。 如果在相干域内的高速缓存中找到高速缓存行，则通过直接或通过存储器控制器的高速缓存行的高速缓存将高速缓存行返回到始发高速缓存。 如果在相干域内没有找到高速缓存行，则内存控制器访问内存以检索高速缓存行。

公开(公告)号：US20120311265A1

公开(公告)日：2012-12-06

申请号：US13572916

申请日：2012-08-13

申请人： Jian Li ,  Ramakrishnan Rajamony ,  William E. Speight ,  Lixin Zhang

发明人： Jian Li ,  Ramakrishnan Rajamony ,  William E. Speight ,  Lixin Zhang

IPC分类号： G06F12/08

CPC分类号： G06F12/0848 ,  G06F2212/271 ,  Y02D10/13

摘要： A mechanism is provided in a cache for providing a read and write aware cache. The mechanism partitions a large cache into a read-often region and a write-often region. The mechanism considers read/write frequency in a non-uniform cache architecture replacement polity. A frequently written cache line is placed in one of the farther banks. A frequently read cache line is place in one of the closer banks. The size ration between read-often and write-often regions may be static or dynamic. The boundary between the read-often region and the write-often region may be distinct or fuzzy.

摘要翻译： 在缓存中提供了一种机制，用于提供读写感知高速缓存。 该机制将大型缓存分区分为常读区域和经常写区域。 该机制将读/写频率视为非均匀缓存架构替代策略。 经常写入的高速缓存行放置在更远的存储区之一中。 经常读取的高速缓存线位于其中一个较近的银行。 常读区域和常写区域之间的大小比例可能是静态或动态的。 经常读区域和经常写区域之间的边界可能是不同的或模糊的。

公开(公告)号：US20120265944A1

公开(公告)日：2012-10-18

申请号：US13454814

申请日：2012-04-24

申请人： William E. Speight ,  Lixin Zhang

发明人： William E. Speight ,  Lixin Zhang

IPC分类号： G06F12/08

CPC分类号： G06F12/0831

摘要： A mechanism for assigning memory to on-chip cache coherence domains assigns caches within a processing unit to coherence domains. The mechanism assigns chunks of memory to the coherence domains. The mechanism monitors applications running on cores within the processing unit to identify needs of the applications. The mechanism may then reassign memory chunks to the cache coherence domains based on the needs of the applications running in the coherence domains. When a memory controller receives the cache miss, the memory controller may look up the address in a lookup table that maps memory chunks to cache coherence domains. Snoop requests are sent to caches within the coherence domain. If a cache line is found in a cache within the coherence domain, the cache line is returned to the originating cache by the cache containing the cache line either directly or through the memory controller.

摘要翻译： 将存储器分配给片上高速缓存一致性域的机制将处理单元内的高速缓存分配给相干域。 该机制将大块内存分配给一致性域。 该机制监视在处理单元内的核心上运行的应用程序，以识别应用程序的需求。 然后，该机制可以基于在相干域中运行的应用的需要将存储器块重新分配给高速缓存一致性域。 当存储器控制器接收高速缓存未命中时，存储器控制器可以查找映射内存块到高速缓存一致性域的查找表中的地址。 侦听请求被发送到连贯域内的缓存。 如果在相干域内的高速缓存中找到高速缓存行，则通过直接或通过存储器控制器的高速缓存行的高速缓存将高速缓存行返回到始发高速缓存。

公开(公告)号：US08209488B2

公开(公告)日：2012-06-26

申请号：US12024248

申请日：2008-02-01

申请人： Ravi K. Arimilli ,  Balaram Sinharoy ,  William E. Speight ,  Lixin Zhang

发明人： Ravi K. Arimilli ,  Balaram Sinharoy ,  William E. Speight ,  Lixin Zhang

IPC分类号： G06F13/00

CPC分类号： G06F12/0862 ,  G06F12/0897 ,  G06F12/1027 ,  G06F2212/6026

摘要： A technique for data prefetching using indirect addressing includes monitoring data pointer values, associated with an array, in an access stream to a memory. The technique determines whether a pattern exists in the data pointer values. A prefetch table is then populated with respective entries that correspond to respective array address/data pointer pairs based on a predicted pattern in the data pointer values. Respective data blocks (e.g., respective cache lines) are then prefetched (e.g., from the memory or another memory) based on the respective entries in the prefetch table.

摘要翻译： 使用间接寻址的数据预取技术包括在到存储器的访问流中监视与阵列相关联的数据指针值。 该技术确定数据指针值中是否存在模式。 然后基于数据指针值中的预测模式，填充与各个阵列地址/数据指针对相对应的条目的预取表。 然后，基于预取表中的相应条目，预取（例如，从存储器或另一存储器）分别的数据块（例如，相应的高速缓存行）。

公开(公告)号：US08161264B2

公开(公告)日：2012-04-17

申请号：US12024246

申请日：2008-02-01

申请人： Ravi K. Arimilli ,  Balaram Sinharoy ,  William E. Speight ,  Lixin Zhang

发明人： Ravi K. Arimilli ,  Balaram Sinharoy ,  William E. Speight ,  Lixin Zhang

IPC分类号： G06F13/00

CPC分类号： G06F12/0862 ,  G06F12/1045 ,  G06F2212/6028

摘要： A technique for performing data prefetching using indirect addressing includes determining a first memory address of a pointer associated with a data prefetch instruction. Content, that is included in a first data block (e.g., a first cache line) of a memory, at the first memory address is then fetched. An offset is then added to the content of the memory at the first memory address to provide a first offset memory address. A second memory address is then determined based on the first offset memory address. A second data block (e.g., a second cache line) that includes data at the second memory address is then fetched (e.g., from the memory or another memory). A data prefetch instruction may be indicated by a unique operational code (opcode), a unique extended opcode, or a field (including one or more bits) in an instruction.

摘要翻译： 使用间接寻址执行数据预取的技术包括确定与数据预取指令相关联的指针的第一存储器地址。 然后取出包含在第一存储器地址的存储器的第一数据块（例如，第一高速缓存行）中的内容。 然后将偏移量添加到第一存储器地址处的存储器的内容以提供第一偏移存储器地址。 然后基于第一偏移存储器地址确定第二存储器地址。 包括第二存储器地址上的数据的第二数据块（例如，第二高速缓存行）然后被取出（例如，从存储器或另一个存储器）。 数据预取指令可以由指令中的唯一操作代码（操作码），唯一扩展操作码或字段（包括一个或多个位）来指示。

公开(公告)号：US20110296434A1

公开(公告)日：2011-12-01

申请号：US12786716

申请日：2010-05-25

申请人： Jian Li ,  William E. Speight ,  Lixin Zhang

发明人： Jian Li ,  William E. Speight ,  Lixin Zhang

IPC分类号： G06F13/38 ,  G06F1/32 ,  G06F9/54

CPC分类号： G06F1/3203 ,  G06F1/3253 ,  G06F9/5011 ,  Y02D10/151 ,  Y02D10/22

摘要： A technique for sharing a fabric to facilitate off-chip communication for on-chip units includes dynamically assigning a first unit that implements a first communication protocol to a first portion of the fabric when private fabrics are indicated for the on-chip units. The technique also includes dynamically assigning a second unit that implements a second communication protocol to a second portion of the fabric when the private fabrics are indicated for the on-chip units. In this case, the first and second units are integrated in a same chip and the first and second protocols are different. The technique further includes dynamically assigning, based on off-chip traffic requirements of the first and second units, the first unit or the second unit to the first and second portions of the fabric when the private fabrics are not indicated for the on-chip units.

摘要翻译： 一种用于共享一个结构以促进片上单元的片外通信的技术包括：当针对片上单元指示专用结构时，动态分配实现第一通信协议的第一单元到该结构的第一部分。 该技术还包括当为片上单元指示专用结构时，动态地将实现第二通信协议的第二单元分配给该结构的第二部分。 在这种情况下，第一和第二单元集成在相同的芯片中，并且第一和第二协议是不同的。 该技术还包括：当私有结构未被指示用于片上单元时，基于第一单元或第二单元的片外流量要求将第一单元或第二单元动态地分配给该结构的第一和第二部分 。

公开(公告)号：US20110296115A1

公开(公告)日：2011-12-01

申请号：US12787939

申请日：2010-05-26

申请人： William E. Speight ,  Lixin Zhang

发明人： William E. Speight ,  Lixin Zhang

IPC分类号： G06F12/08 ,  G06F12/00

CPC分类号： G06F12/0831

摘要： A mechanism is provided for assigning memory to on-chip cache coherence domains. The mechanism assigns caches within a processing unit to coherence domains. The mechanism then assigns chunks of memory to the coherence domains. The mechanism monitors applications running on cores within the processing unit to identify needs of the applications. The mechanism may then reassign memory chunks to the cache coherence domains based on the needs of the applications running in the coherence domains. When a memory controller receives the cache miss, the memory controller may look up the address in a lookup table that maps memory chunks to cache coherence domains. Snoop requests are sent to caches within the coherence domain. If a cache line is found in a cache within the coherence domain, the cache line is returned to the originating cache by the cache containing the cache line either directly or through the memory controller. If a cache line is not found within the coherence domain, the memory controller accesses the memory to retrieve the cache line.

摘要翻译： 提供了一种用于将存储器分配给片上高速缓存一致性域的机制。 该机制将处理单元内的高速缓存分配给相干域。 该机制然后将大块内存分配给一致性域。 该机制监视在处理单元内的核心上运行的应用程序，以识别应用程序的需求。 然后，该机制可以基于在相干域中运行的应用的需要将存储器块重新分配给高速缓存一致性域。 当存储器控制器接收高速缓存未命中时，存储器控制器可以查找映射存储器块到高速缓存一致性域的查找表中的地址。 侦听请求被发送到连贯域内的缓存。 如果在相干域内的高速缓存中找到高速缓存行，则通过直接或通过存储器控制器的高速缓存行的高速缓存将高速缓存行返回到始发高速缓存。 如果在相干域内没有找到高速缓存行，则内存控制器访问内存以检索高速缓存行。

公开(公告)号：US20110296107A1

公开(公告)日：2011-12-01

申请号：US12787895

申请日：2010-05-26

申请人： Jian Li ,  William E. Speight ,  Lixin Zhang

发明人： Jian Li ,  William E. Speight ,  Lixin Zhang

IPC分类号： G06F12/00 ,  G06F12/08

CPC分类号： G06F12/0895 ,  G11C8/18

摘要： A mechanism is provided within a 3D stacked memory organization to spread or stripe cache lines across multiple layers. In an example organization, a 128B cache line takes eight cycles on a 16B-wide bus. Each layer may provide 32B. The first layer uses the first two of the eight transfer cycles to send the first 32B. The next layer sends the next 32B using the next two cycles of the eight transfer cycles, and so forth. The mechanism provides a uniform memory access.

摘要翻译： 在3D堆叠存储器组织内提供了一种机制，用于跨多层传播或条带化高速缓存行。 在一个示例组织中，128B高速缓存行在16B宽的总线上需要八个周期。 每层可提供32B。 第一层使用八个传输周期中的前两个发送第一个32B。 下一层使用八个传输周期的接下来的两个周期发送下一个32B，等等。 该机制提供了一个统一的内存访问。

公开(公告)号：US20110296097A1

公开(公告)日：2011-12-01

申请号：US12789019

申请日：2010-05-27

申请人： Elmootazbellah N. Elnozahy ,  Karthick Rajamani ,  William E. Speight ,  Lixin Zhang

发明人： Elmootazbellah N. Elnozahy ,  Karthick Rajamani ,  William E. Speight ,  Lixin Zhang

IPC分类号： G06F12/00

CPC分类号： G06F1/3275 ,  G11C11/406 ,  G11C11/4094 ,  G11C2211/4065 ,  G11C2211/4067 ,  Y02D10/13 ,  Y02D10/14

摘要： Mechanisms are provided for inhibiting precharging of memory cells of a dynamic random access memory (DRAM) structure. The mechanisms receive a command for accessing memory cells of the DRAM structure. The mechanisms further determine, based on the command, if precharging the memory cells following accessing the memory cells is to be inhibited. Moreover, the mechanisms send, in response to the determination indicating that precharging the memory cells is to be inhibited, a command to blocking logic of the DRAM structure to block precharging of the memory cells following accessing the memory cells.

摘要翻译： 提供用于禁止动态随机存取存储器（DRAM）结构的存储器单元的预充电的机制。 这些机制接收到用于访问DRAM结构的存储单元的命令。 这些机制基于该命令进一步确定如果禁止在访问存储器单元之后对存储单元进行预充电。 此外，机构响应于指示要禁止对存储器单元进行预充电的确定，发送阻止DRAM结构的逻辑以阻止访问存储器单元之后的存储器单元的预充电的命令。

公开(公告)号：US20110292597A1

公开(公告)日：2011-12-01

申请号：US12789617

申请日：2010-05-28

申请人： John B. Carter ,  Wael R. El-Essawy ,  Elmootazbellah N. Elnozahy ,  Wesley M. Felter ,  Madhusudan K. Iyengar ,  Thomas W. Keller, JR. ,  Karthick Rajamani ,  Juan C. Rubio ,  William E. Speight ,  Lixin Zhang

发明人： John B. Carter ,  Wael R. El-Essawy ,  Elmootazbellah N. Elnozahy ,  Wesley M. Felter ,  Madhusudan K. Iyengar ,  Thomas W. Keller, JR. ,  Karthick Rajamani ,  Juan C. Rubio ,  William E. Speight ,  Lixin Zhang

IPC分类号： G06F1/20 ,  G06F13/00

CPC分类号： H05K7/20 ,  G06F1/181 ,  G06F1/20

摘要： A modular processing module is provided. The modular processing module comprises a set of processing module sides. Each processing module side comprises a circuit board, a plurality of connectors coupled to the circuit board, and a plurality of processing nodes coupled to the circuit board. Each processing module side in the set of processing module sides couples to another processing module side using at least one connector in the plurality of connectors such that, when all of the set of processing module sides are coupled together, the modular processing module is formed. The modular processing module comprises an exterior connection to a power source and a communication system.

摘要翻译： 提供模块化处理模块。 模块化处理模块包括一组处理模块侧面。 每个处理模块侧包括电路板，耦合到电路板的多个连接器以及耦合到电路板的多个处理节点。 处理模块组中的每个处理模块侧均使用多个连接器中的至少一个连接器耦合到另一个处理模块侧，使得当所有这组处理模块侧面耦合在一起时，形成模块化处理模块。 模块化处理模块包括到电源和通信系统的外部连接。