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    Eight transistor SRAM cell with improved stability requiring only one word line
    51.
    发明授权
    Eight transistor SRAM cell with improved stability requiring only one word line 失效
    八个晶体管SRAM单元具有改进的稳定性，只需要一个字线

    公开(公告)号：US07606060B2

    公开(公告)日：2009-10-20

    申请号：US11832190

    申请日：2007-08-01

    申请人： Yuen H. Chan ,  William V. Huott ,  Donald W. Plass

    发明人： Yuen H. Chan ,  William V. Huott ,  Donald W. Plass

    IPC分类号： G11C11/00

    CPC分类号： G11C11/412 ,  G11C8/14

    摘要： An SRAM cell that is accessed by a single word line and separate access transistors for read and write operations. A pair of write bit line transfer devices provide respectively access to the right and left sides of cross coupled pull-up, pull-down transistor pairs for a write operation, and a single read bit line transistor in series with the word line transistor, when selected, reads the content of the cell.

    摘要翻译： 由单个字线访问的SRAM单元和用于读取和写入操作的单独的存取晶体管。 一对写位线传输器件分别提供用于写操作的交叉耦合上拉，下拉晶体管对的右侧和左侧的访问以及与字线晶体管串联的单个读取位线晶体管，当 选中，读取单元格的内容。

    HIGH PERFORMANCE PSEUDO DYNAMIC PULSE CONTROLLABLE MULTIPLEXER
    52.
    发明申请
    HIGH PERFORMANCE PSEUDO DYNAMIC PULSE CONTROLLABLE MULTIPLEXER 失效
    高性能PSEUDO动态脉冲控制多路复用器

    公开(公告)号：US20090189675A1

    公开(公告)日：2009-07-30

    申请号：US12021454

    申请日：2008-01-29

    申请人： Yuen H. Chan ,  Ann H. Chen ,  Antonio R. Pelella ,  Shie-ei Wang

    发明人： Yuen H. Chan ,  Ann H. Chen ,  Antonio R. Pelella ,  Shie-ei Wang

    IPC分类号： H03K17/284

    CPC分类号： H03K17/693 ,  H03K17/005

    摘要： A high performance, set associative, cache memory tag multiplexer provides wide output pulse width without impacting hold time by separating the evaluation and restore paths and using a wider clock in the restore path than in the evaluation path. A clock controls the evaluation of the input signals. Its leading edge (i.e., rising edge) turns on NR to allow evaluation, its trailing edge (falling edge) turns off NR to stop evaluation. At this point, when NR is shut off, the inputs can start changing to set up for the next cycle. Hence the hold time of the input is determined by the clock trailing edge.

    摘要翻译： 高性能，集合关联的高速缓存存储器标签多路复用器通过分离评估和恢复路径以及在还原路径中比在评估路径中使用更宽的时钟，提供宽的输出脉冲宽度而不影响保持时间。 时钟控制输入信号的评估。 其前沿（即上升沿）打开NR以允许评估，其后沿（下降沿）关闭NR以停止评估。 此时，当NR关闭时，输入可以开始改变以设置下一个周期。 因此，输入的保持时间由时钟后沿决定。

    High Performance Pseudo Dynamic 36 Bit Compare
    53.
    发明申请
    High Performance Pseudo Dynamic 36 Bit Compare 有权
    高性能伪动态36位比较

    公开(公告)号：US20090063774A1

    公开(公告)日：2009-03-05

    申请号：US11850050

    申请日：2007-09-05

    申请人： Yuen H. Chan ,  Ann H. Chen ,  Kenneth M. Lo ,  Shie-ei Wang

    发明人： Yuen H. Chan ,  Ann H. Chen ,  Kenneth M. Lo ,  Shie-ei Wang

    IPC分类号： G06F12/08

    CPC分类号： G06F12/0895 ,  G06F12/1045

    摘要： A cache memory high performance pseudo dynamic address compare path divides the address into two or more address segments. Each segment is separately compared in a comparator comprised of static logic elements. The output of each of these static comparators is then combined in a dynamic logic circuit to generate a dynamic late select output.

    摘要翻译： 高速缓存高性能伪动态地址比较路径将地址分为两个或更多个地址段。 在由静态逻辑元件组成的比较器中，每个段被单独比较。 然后将这些静态比较器中的每一个的输出组合在动态逻辑电路中以产生动态后期选择输出。

    Ring oscillator row circuit for evaluating memory cell performance
    54.
    发明授权
    Ring oscillator row circuit for evaluating memory cell performance 失效
    用于评估存储单元性能的环形振荡器行电路

    公开(公告)号：US07483322B2

    公开(公告)日：2009-01-27

    申请号：US11963794

    申请日：2007-12-22

    申请人： Rajiv V. Joshi ,  Qiuyi Ye ,  Yuen H. Chan ,  Anirudh Devgan

    发明人： Rajiv V. Joshi ,  Qiuyi Ye ,  Yuen H. Chan ,  Anirudh Devgan

    IPC分类号： G11C29/00

    CPC分类号： G11C29/50 ,  G11C29/50012

    摘要： A ring oscillator row circuit for evaluating memory cell performance provides for circuit delay and performance measurements in an actual memory circuit environment. A ring oscillator is implemented with a row of memory cells and has outputs connected to one or more bitlines along with other memory cells that are substantially identical to the ring oscillator cells. Logic may be included for providing a fully functional memory array, so that the cells other than the ring oscillator cells can be used for storage when the ring oscillator row wordlines are disabled. One or both power supply rails of individual cross-coupled inverter stages forming static memory cells used in the ring oscillator circuit may be isolated from each other in order to introduce a voltage asymmetry so that circuit asymmetry effects on delay can be evaluated.

    摘要翻译： 用于评估存储单元性能的环形振荡器行电路在实际的存储器电路环境中提供电路延迟和性能测量。 环形振荡器用一行存储器单元实现，并且具有连接到一个或多个位线以及与环形振荡器单元基本相同的其它存储器单元的输出。 可以包括用于提供完全功能的存储器阵列的逻辑，使得当环形振荡器行字线被禁用时，除了环形振荡器单元之外的单元可以用于存储。 形成环形振荡器电路中使用的静态存储单元的各个交叉耦合的逆变器级的一个或两个电源轨可以彼此隔离，以引入电压不对称，从而可以评估电路不对称对延迟的影响。

    Method to improve cache capacity of SOI and bulk
    58.
    发明授权
    Method to improve cache capacity of SOI and bulk 有权
    提高SOI和散货的高速缓存容量的方法

    公开(公告)号：US06934182B2

    公开(公告)日：2005-08-23

    申请号：US10678508

    申请日：2003-10-03

    申请人： Yuen H. Chan ,  Louis L. Hsu ,  Rajiv V. Joshi ,  Robert Chi-Foon Wong

    发明人： Yuen H. Chan ,  Louis L. Hsu ,  Rajiv V. Joshi ,  Robert Chi-Foon Wong

    IPC分类号： G11C11/41 ,  G11C11/00 ,  G11C11/412 ,  H01L21/8244 ,  H01L27/11

    CPC分类号： G11C11/412

    摘要： Methods for designing a 6T SRAM cell having greater stability and/or a smaller cell size are provided. A 6T SRAM cell has a pair access transistors (NFETs), a pair of pull-up transistors (PFETs), and a pair of pull-down transistors (NFETs), wherein the access transistors have a higher threshold voltage than the pull-down transistors, which enables the SRAM cell to effectively maintain a logic “0” during access of the cell thereby increasing the stability of the cell, especially for cells during “half select.” Further, a channel width of a pull-down transistor can be reduced thereby decreasing the size of a high performance six transistor SRAM cell without effecting cell the stability during access. And, by decreasing the cell size, the overall design layout of a chip may also be decreased.

    摘要翻译： 提供了设计具有更大稳定性和/或更小单元尺寸的6T SRAM单元的方法。 6T SRAM单元具有一对存取晶体管（NFET），一对上拉晶体管（PFET）和一对下拉晶体管（NFET），其中存取晶体管具有比下拉电阻高的阈值电压 晶体管，这使得SRAM单元能够在单元访问期间有效地保持逻辑“0”，从而增加了单元的稳定性，特别是对于“半选择”期间的单元。 此外，可以减小下拉晶体管的沟道宽度，从而降低高性能六晶体管SRAM单元的尺寸，而不影响单元在访问期间的稳定性。 并且，通过减小单元尺寸，芯片的整体设计布局也可能降低。

    Coupled body contacts for SOI differential circuits
    59.
    发明授权
    Coupled body contacts for SOI differential circuits 有权
    用于SOI差分电路的耦合体触点

    公开(公告)号：US06868000B2

    公开(公告)日：2005-03-15

    申请号：US10436432

    申请日：2003-05-12

    申请人： Yuen H. Chan ,  Rajiv V. Joshi ,  Antonio R. Pelella

    发明人： Yuen H. Chan ,  Rajiv V. Joshi ,  Antonio R. Pelella

    IPC分类号： G11C11/412 ,  G11C11/00

    CPC分类号： G11C11/412

    摘要： A silicon on insulator (SOI) CMOS circuit, macro and integrated circuit (IC) chip. The chip or macro may include be an SRAM in partially depleted (PD) SOI CMOS. Most field effect transistors (FETs) do not have body contacts. FETs otherwise exhibiting a sensitivity to history effects have body contacts. The body contact for each such FET is connected to at least one other body contact. A back bias voltage may be provided to selected FETs.

    摘要翻译： 绝缘体上硅（SOI）CMOS电路，宏和集成电路（IC）芯片。 芯片或宏可以包括部分耗尽（PD）SOI CMOS中的SRAM。 大多数场效应晶体管（FET）不具有主体接触。 否则表现出对历史影响敏感的场效应物体接触。 每个这样的FET的身体接触件连接到至少一个其他身体接触。 可以向所选择的FET提供背偏置电压。