公开(公告)号：US07693925B2

公开(公告)日：2010-04-06

申请号：US11242573

申请日：2005-09-30

申请人： Sanu K. Mathew ,  David L. Harris ,  Ram Krishnamurthy

发明人： Sanu K. Mathew ,  David L. Harris ,  Ram Krishnamurthy

IPC分类号： G06F7/72

CPC分类号： G06F7/728 ,  G06F5/01

摘要： Embodiments of apparatuses and methods for multiplicand shifting in a linear systolic array modular multiplier are disclosed. In one embodiment, an apparatus includes two processing elements of a linear systolic array. One processing element includes multiplication logic, multiplicand shift logic, an adder, modulus logic, and modulus shift logic. The multiplication logic is to multiply a word of the multiplicand and a bit of the multiplier to generate a product. The multiplicand shift logic is to shift the word of the multiplicand. The adder is to add the product to a first running sum to generate a second running sum. The modulus logic is to conditionally add a word of a modulus and the second running sum. The modulus shift logic is to shift the word of the modulus. The next processing element includes logic to multiply the shifted word of the multiplicand and the next bit of the multiplier.

摘要翻译： 公开了在线性收缩阵列模数乘法器中被乘数移位的装置和方法的实施例。 在一个实施例中，装置包括线性收缩阵列的两个处理元件。 一个处理元件包括乘法逻辑，被乘数移位逻辑，加法器，模数逻辑和模移位逻辑。 乘法逻辑是将被乘数的一个乘法和一个乘法器的乘法乘以产生乘积。 被乘数移位逻辑是移位被乘数的字。 加法器将产品加到第一个运行总和以产生第二个运行总和。 模数逻辑是有条件地添加一个单词的模数和第二个运行总和。 模数移位逻辑是移动模数的单词。 下一个处理元件包括用于乘法被乘数的移位的字和乘法器的下一位的逻辑。

公开(公告)号：US20090228555A1

公开(公告)日：2009-09-10

申请号：US12044936

申请日：2008-03-08

申请人： Paul A. Joviak ,  Ram Krishnamurthy ,  Julia Pogrebnyak ,  Anuphinh P. Wanderski

发明人： Paul A. Joviak ,  Ram Krishnamurthy ,  Julia Pogrebnyak ,  Anuphinh P. Wanderski

IPC分类号： G06F15/16

CPC分类号： G06Q10/109 ,  G06Q10/107

摘要： A computer-implemented method of automated contact list determination can include detecting a collaborative event in real time and, responsive to detecting the collaborative event, identifying an owner of an electronic message and at least one contact specified by the electronic message, wherein the electronic message is associated with the collaborative event. The contact can be added to a collaborative contact list for the owner. The method can include determining a collaborative ranking for each contact in the collaborative contact list according to a collaborative history between the owner and that contact, selecting a plurality of contacts from the collaborative contact list according to collaborative ranking, and including each of the plurality of contacts within a dynamic address book of the owner.

摘要翻译： 计算机实现的自动联系人列表确定方法可以包括实时地检测协作事件，并且响应于检测协作事件，识别电子消息的所有者和由电子消息指定的至少一个联系人，其中电子消息 与协作事件相关联。 联系人可以添加到所有者的协作联系人列表中。 该方法可以包括根据所有者和该联系人之间的协作历史来确定协作联系人列表中每个联系人的协作排名，根据协作排名从协作联系人列表中选择多个联系人，并且包括多个 所有者的动态地址簿中的联系人。

公开(公告)号：US20090003589A1

公开(公告)日：2009-01-01

申请号：US11771723

申请日：2007-06-29

申请人： Sanu Mathew ,  Farhana Sheikh ,  Ram Krishnamurthy

发明人： Sanu Mathew ,  Farhana Sheikh ,  Ram Krishnamurthy

IPC分类号： H04L9/28

CPC分类号： H04L9/0631 ,  H04L2209/12

摘要： A system comprises reception of input data of a Galois field GF(2k), mapping of the input data to a composite Galois field GF(2nm), where k=nm, inputting of the mapped input data to an Advanced Encryption Standard round function, performance of two or more iterations of the Advanced Encryption Standard round function in the composite Galois field GF(2nm), reception of output data of a last of the two or more iterations of the Advanced Encryption Standard round function, and mapping of the output data to the Galois field GF(2k).

摘要翻译： 一种系统包括接收伽罗瓦域GF（2k）的输入数据，将输入数据映射到复合伽罗瓦域GF（2nm），其中k = nm，将映射的输入数据输入到高级加密标准循环函数， 在复合伽罗瓦域GF（2nm）中执行高级加密标准循环函数的两次或更多次迭代的执行，对高级加密标准循环函数的两次或更多次迭代的最后一次的输出数据的接收以及输出数据的映射 到Galois字段GF（2k）。

公开(公告)号：US07161992B2

公开(公告)日：2007-01-09

申请号：US10035574

申请日：2001-10-18

申请人： Mark Anders ,  Ram Krishnamurthy

发明人： Mark Anders ,  Ram Krishnamurthy

IPC分类号： H03K9/00

CPC分类号： H04L25/493 ,  H04L25/0272 ,  H04L25/028 ,  H04L25/0292 ,  H04L25/14

摘要： A transition encoded dynamic bus includes an encoder circuit at the input to the bus and a decoder circuit at the output to the bus. The encoder circuit generates a signal indicative of a transition at the input to the bus rather than the actual value at the input. The decoder circuit decodes the transition encoded information to track the appropriate value to be output from the bus.

摘要翻译： 转换编码的动态总线包括总线输入端的编码器电路和总线输出端的解码器电路。 编码器电路产生指示在总线的输入处的转变而不是输入端的实际值的信号。 解码器电路解码转换编码信息以跟踪从总线输出的适当值。

公开(公告)号：US20060221724A1

公开(公告)日：2006-10-05

申请号：US11094811

申请日：2005-03-31

申请人： Atul Maheshwari ,  Sanu Mathew ,  Mark Anders ,  Ram Krishnamurthy

发明人： Atul Maheshwari ,  Sanu Mathew ,  Mark Anders ,  Ram Krishnamurthy

IPC分类号： G11C7/06

CPC分类号： G06F9/3869 ,  G06F7/74

摘要： For one disclosed embodiment, a converter converts 2N-bit data into an N-bit value indicating a number of bits in the data that have a predetermined logical value. The converter includes N comparators, each determining whether the number of bits in the data having the predetermined logical value exceeds a respective one of a plurality of reference values. The N-bit value is generated based on the outputs of the comparators. For another disclosed embodiment, a first delay element delays a signal based on a number of bits in a data value having a predetermined logical value, and a second delay element delays the signal based on a number of bits in a reference value having the predetermined logical value. A comparator then generates a bit value based on the delayed signals.

摘要翻译： 对于一个所公开的实施例，转换器将2个N位数据转换为指示具有预定逻辑值的数据中的位数的N位值。 转换器包括N个比较器，每个比较器确定具有预定逻辑值的数据中的位数是否超过多个参考值中的相应一个。 基于比较器的输出产生N位值。 对于另一个公开的实施例，第一延迟元件基于具有预定逻辑值的数据值中的位数来延迟信号，并且第二延迟元件基于具有预定逻辑的参考值中的位数来延迟该信号 值。 比较器然后基于延迟信号产生位值。

公开(公告)号：US20060109028A1

公开(公告)日：2006-05-25

申请号：US11314236

申请日：2005-12-22

申请人： Maged Ghoneima ,  Peter Caputa ,  Muhammad Khellah ,  Ram Krishnamurthy ,  James Tschanz ,  Yibin Ye ,  Vivek De ,  Yehia Ismail

发明人： Maged Ghoneima ,  Peter Caputa ,  Muhammad Khellah ,  Ram Krishnamurthy ,  James Tschanz ,  Yibin Ye ,  Vivek De ,  Yehia Ismail

IPC分类号： H03K19/173

CPC分类号： G06F13/4072 ,  Y02D10/14 ,  Y02D10/151

摘要： An interconnect architecture is provided to reduce power consumption. A first driver may drive signals on a first interconnect and a second driver may drive signals on a second interconnect. The first driver may be powered by a first voltage and the second driver may be powered by a second voltage different than the first voltage.

公开(公告)号：US20060085730A1

公开(公告)日：2006-04-20

申请号：US10954648

申请日：2004-09-30

申请人： Mark Anders ,  Sanu Mathew ,  Ram Krishnamurthy

发明人： Mark Anders ,  Sanu Mathew ,  Ram Krishnamurthy

IPC分类号： H03M13/03

CPC分类号： H03M13/6505 ,  H03M13/41 ,  H03M13/4169

摘要： Shift resister rings are used to provide column access in a traceback memory during Viterbi decoding.

摘要翻译： 移位电阻环用于在维特比解码期间在追溯存储器中提供列访问。

公开(公告)号：US20060069901A1

公开(公告)日：2006-03-30

申请号：US10956164

申请日：2004-09-30

申请人： Sanu Mathew ,  Mark Anders ,  Sarvesh Kulkarni ,  Ram Krishnamurthy

发明人： Sanu Mathew ,  Mark Anders ,  Sarvesh Kulkarni ,  Ram Krishnamurthy

IPC分类号： G06F12/04

CPC分类号： G06F7/507 ,  G06F7/508

摘要： A method and apparatus for an address generation circuit. In one embodiment, the method includes computing a carry-in for at least one group of a predetermined number of bits of a propagate and a generate signal formed from a plurality of logical address components. Once the carry-in is computed, a plurality of conditional sums are generated for a logic 0 carry-in and a logic 1 carry-in. Subsequently, a sum is selected from the plurality of conditional sums to form a first portion of an effective address from the logical address components in a first stage and a second portion of the effective address in a second stage. In one embodiment, a fully dynamic high-performance sparse tree adder circuit that generates one in four carries, is used to form an address generation circuit, in accordance with one embodiment. Other embodiments are described and claimed.

摘要翻译： 一种用于地址产生电路的方法和装置。 在一个实施例中，该方法包括计算由多个逻辑地址分量形成的传播信号和生成信号的预定位数的至少一组的进位。 一旦计算了进位，则为逻辑0进位和逻辑1进位产生多个条件和。 随后，从多个条件和中选出一个和，以在第二阶段中从第一阶段的逻辑地址分量和有效地址的第二部分形成有效地址的第一部分。 在一个实施例中，根据一个实施例，使用产生四分之一载波的完全动态的高性能稀疏树加法器电路来形成地址生成电路。 描述和要求保护其他实施例。

公开(公告)号：US20050141599A1

公开(公告)日：2005-06-30

申请号：US10744085

申请日：2003-12-24

申请人： Steven Hsu ,  Ram Krishnamurthy ,  Gian Gerosa

发明人： Steven Hsu ,  Ram Krishnamurthy ,  Gian Gerosa

IPC分类号： H04B3/36

CPC分类号： H04B3/36 ,  H03K3/35625

摘要： A system is provided that includes a clocking circuit to provide two repeater clock signals and a flop repeater circuit to receive the two repeater clock signals and an input data signal. The flop repeater circuit to provide an output data signal based on the two repeater clock signals. The flop repeater circuit including a plurality of transistors and inverters coupled together to function as a flip-flop circuit that passes data without any full transmission gates.

摘要翻译： 提供了一种系统，其包括用于提供两个中继器时钟信号的时钟电路和用于接收两个中继器时钟信号的触发中继器电路和输入数据信号。 触发中继器电路基于两个中继器时钟信号提供输出数据信号。 包括耦合在一起的多个晶体管和反相器的触发中继器电路用作在没有任何全传输门的情况下传递数据的触发器电路。

公开(公告)号：US20050068801A1

公开(公告)日：2005-03-31

申请号：US10676985

申请日：2003-09-30

申请人： Bhaskar Chatterjee ,  Steven Hsu ,  Sriram Vangal ,  Ram Krishnamurthy

发明人： Bhaskar Chatterjee ,  Steven Hsu ,  Sriram Vangal ,  Ram Krishnamurthy

IPC分类号： G11C7/12 ,  G11C8/10 ,  G11C5/06 ,  G11C7/00

CPC分类号： G11C7/12 ,  G11C8/10

摘要： A register file contains a local bit trace and a driving signal trace as well as a plurality of data cells coupled to the local bit trace. A device is coupled to the driving signal trace and the local bit trace to intelligently charge and float the local bit trace. The intelligent charging and floating is facilitated by determination of a selection of one of the data cells.

摘要翻译： 寄存器文件包含本地位跟踪和驱动信号跟踪以及耦合到本地位跟踪的多个数据单元。 一个器件耦合到驱动信号跟踪和本地位跟踪，以智能地对本地位跟踪进行充电和浮动。 通过确定数据单元之一的选择来促进智能充电和浮动。