公开(公告)号：US20120210098A1

公开(公告)日：2012-08-16

申请号：US13028574

申请日：2011-02-16

申请人： Wei-Yu Chen ,  Guei-Yuan Lueh ,  Subramaniam Maiyuran

发明人： Wei-Yu Chen ,  Guei-Yuan Lueh ,  Subramaniam Maiyuran

IPC分类号： G06F9/38

CPC分类号： G06F9/547 ,  G06F9/30061 ,  G06F9/449 ,  G06F9/455 ,  G06F15/8007

摘要： Systems and methods of enabling virtual calls in a single instruction multiple data (SIMD) environment may involve detecting a virtual call of a function and using a single dispatch of the function to invoke the virtual call for two or more channels of the virtual call. In one example, it is determined that the two or more channels share a common target address and a single dispatch of the function is conducted with respect to the common target address. The process may be iterated for additional channels of the virtual call that share a common target address.

摘要翻译： 在单个指令多数据（SIMD）环境中启用虚拟呼叫的系统和方法可以涉及检测功能的虚拟呼叫，并且使用该功能的单个调度来调用虚拟呼叫的两个或多个信道的虚拟呼叫。 在一个示例中，确定两个或更多个信道共享公共目标地址，并且相对于公共目标地址进行该功能的单个调度。 可以对共享共同目标地址的虚拟呼叫的附加信道重复该过程。

公开(公告)号：US20110078485A1

公开(公告)日：2011-03-31

申请号：US12570137

申请日：2009-09-30

申请人： Satish K. Damaraju ,  Subramaniam Maiyuran ,  Anupama Ambardar ,  Arindrajit Ghosh

发明人： Satish K. Damaraju ,  Subramaniam Maiyuran ,  Anupama Ambardar ,  Arindrajit Ghosh

IPC分类号： G06F1/04

CPC分类号： G11C7/1051 ,  G11C7/1057 ,  G11C7/106 ,  G11C7/1066

摘要： The amount of data that may be transferred between a processing unit and a memory may be increased by transferring information during both the high and low phases of a clock. As one example, in a graphics processor using a general purpose register file as a memory and a mathematical box as a processing unit, the amount of data that can be transferred can be increased by transferring data during both the high and low phases of a clock.

摘要翻译： 可以通过在时钟的高阶段和低阶段之间传送信息来增加可在处理单元和存储器之间传送的数据量。 作为一个例子，在使用通用寄存器文件作为存储器和数学框作为处理单元的图形处理器中，可以通过在时钟的高阶段和低阶段之间传送数据来增加可以传送的数据量 。

公开(公告)号：US20100262855A1

公开(公告)日：2010-10-14

申请号：US12755339

申请日：2010-04-06

申请人： Deep Buch ,  Vivek Garg ,  Subramaniam Maiyuran

发明人： Deep Buch ,  Vivek Garg ,  Subramaniam Maiyuran

IPC分类号： G06F1/32 ,  G06F1/26 ,  G06F11/14

CPC分类号： G06F1/206 ,  G06F1/3287

摘要： A method is described that involves controlling the traffic levels through an uncore to provide thermal management for the uncore. The method including determining if an uncore's temperature in a first uncore state is above a first threshold value and changing the first uncore state to a second uncore state if the uncore temperature is above the first threshold value.

摘要翻译： 描述了一种方法，其涉及通过一个无孔部来控制交通等级，以提供对该无孔的热管理。 所述方法包括确定第一非核状态中的非空气温度是否高于第一阈值，并且如果所述非空温度高于所述第一阈值，则将所述第一非空状态改变为第二非空状态。

公开(公告)号：US07155574B2

公开(公告)日：2006-12-26

申请号：US11414541

申请日：2006-05-01

申请人： Peter J. Smith ,  Satish K. Damaraju ,  Subramaniam Maiyuran

发明人： Peter J. Smith ,  Satish K. Damaraju ,  Subramaniam Maiyuran

IPC分类号： G06F12/00

CPC分类号： G06F9/3808 ,  G06F12/123 ,  G06F12/127

摘要： A high-speed memory management technique that minimizes clobber in sequentially accessed memory, including but not limited to, for example, a trace cache. The method includes selecting a victim set from a sequentially accessed memory; selecting a victim way for the selected victim set; reading a next way pointer from a trace line of a trace currently stored in the selected victim way, if the selected victim way has the next way pointer; and writing a next line of the new trace into the selected victim way over the trace line of the currently stored trace. The method also includes forcing a replacement algorithm of next set to select a victim way of the next set using the next way pointer, if the trace line of the currently stored trace is not an active trace tail line.

摘要翻译： 一种高速存储器管理技术，其使顺序访问的存储器中的电路最小化，包括但不限于例如跟踪高速缓存。 该方法包括从顺序访问的存储器中选择一个受害者集合; 选择所选受害者集合的受害方式; 如果所选择的受害者方式具有下一个方向指针，则从当前存储在所选择的受害者方式中的跟踪的跟踪行读取下一个方向指针; 并通过当前存储的轨迹的轨迹线将新轨迹的下一行写入所选的受害者方式。 该方法还包括，如果当前存储的跟踪的跟踪线不是活动跟踪尾线，则使用下一个方向指针强制下一集合的替换算法来选择下一集合的受害方式。

公开(公告)号：US20060143382A1

公开(公告)日：2006-06-29

申请号：US11027413

申请日：2004-12-29

申请人： Satish Damaraju ,  Subramaniam Maiyuran ,  Peter Smith ,  Navin Monteiro

发明人： Satish Damaraju ,  Subramaniam Maiyuran ,  Peter Smith ,  Navin Monteiro

IPC分类号： G06F12/00

CPC分类号： G06F12/0875 ,  G06F9/3802 ,  G06F9/3804 ,  G06F12/0846 ,  G06F12/0864 ,  G06F2212/1028 ,  G06F2212/6082 ,  Y02D10/13

摘要： In one embodiment, the present invention includes a cache memory, which may be a sequential cache, having multiple banks. Each of the banks includes a data array, a decoder coupled to the data array to select a set of the data array, and a sense amplifier. Only a bank to be accessed may be powered, and in some embodiments early way information may be used to maintain remaining banks in a power reduced state. In some embodiments, clock gating may be used to maintain various components of the cache memory in a power reduced state. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明包括高速缓冲存储器，其可以是具有多个存储体的顺序高速缓存。 每个存储体包括数据阵列，耦合到数据阵列的解码器以选择一组数据阵列，以及读出放大器。 只有要访问的存储体可以被供电，并且在一些实施例中，可以使用早期路径信息来维持处于功率降低状态的剩余存储体。 在一些实施例中，可以使用时钟选通来维持处于功率降低状态的高速缓冲存储器的各种组件。 描述和要求保护其他实施例。

公开(公告)号：US20050044318A1

公开(公告)日：2005-02-24

申请号：US10646033

申请日：2003-08-22

申请人： Subramaniam Maiyuran ,  Peter Smith ,  Niranjan Cooray ,  Asim Nisar

发明人： Subramaniam Maiyuran ,  Peter Smith ,  Niranjan Cooray ,  Asim Nisar

IPC分类号： G06F9/38 ,  G06F12/08

CPC分类号： G06F9/3802 ,  G06F9/3808

摘要： A method and apparatus for a trace end predictor for a trace cache is disclosed. In one embodiment, the trace end predictor may have one or more buffers to contain a head address for a subsequent trace. The head address may include the way number and set number of the next head, along with partial stew data to support additional execution predictors. The buffers may also include tag data of the current trace's tail address, and may additionally include control bits for determining whether to replace the buffer's contents with information from another trace's tail. Reading the next head address from the trace end predictor, as opposed to reading it from the trace cache array, may reduce certain execution time delays.

摘要翻译： 公开了一种用于跟踪高速缓存的跟踪结束预测器的方法和装置。 在一个实施例中，跟踪结束预测器可以具有一个或多个缓冲器以包含后续跟踪的头地址。 头部地址可以包括下一个头部的路径编号和编号，以及部分炖菜数据以支持附加的执行预测器。 缓冲器还可以包括当前迹线的尾部地址的标签数据，并且还可以包括用于确定是否用来自另一跟踪尾部的信息替换缓冲器内容的控制位。 从跟踪结束预测器读取下一个头地址，而不是从跟踪高速缓存阵列读取它，可能会减少某些执行时间延迟。

公开(公告)号：US06356115B1

公开(公告)日：2002-03-12

申请号：US09368639

申请日：1999-08-04

申请人： Sanjay Dabral ,  Ming Zeng ,  Subramaniam Maiyuran

发明人： Sanjay Dabral ,  Ming Zeng ,  Subramaniam Maiyuran

IPC分类号： H03K19094

CPC分类号： G11C7/106 ,  G06F13/4077 ,  G11C7/1051 ,  G11C7/1078 ,  G11C7/1087 ,  H03K19/01855 ,  Y02D10/14 ,  Y02D10/151

摘要： A method for charge sharing among data conductors of a bus. The bus has a first data conductor and a corresponding data conductor. The method includes detecting the logic levels on the first data conductor and the corresponding data conductor, and generating a charge sharing signal for sharing charge between the first data conductor and the corresponding data conductor.