公开(公告)号：US06944088B2

公开(公告)日：2005-09-13

申请号：US10262500

申请日：2002-09-30

申请人： Toru Asano ,  Sang Hoo Dhong ,  Joel Abraham Silberman ,  Osamu Takahashi

发明人： Toru Asano ,  Sang Hoo Dhong ,  Joel Abraham Silberman ,  Osamu Takahashi

IPC分类号： G06F9/355 ,  G06F12/08 ,  G11C8/10 ,  G11C8/00

CPC分类号： G06F9/355 ,  G06F12/0895 ,  G11C8/10

摘要： A sum decoder is disclosed including multiple sum predecoders, a carry generator, and multiple rotate logic units. Each sum predecoder receives multiple bit pairs of non-overlapping segments of a first and second address signal, and produces an input signal dependent upon the bit pairs. The carry generator receives a lower-ordered portion of the first and second address signals, and generates multiple carry signals each corresponding to a different one of the sum predecoders. Each rotate logic unit receives the input signal produced by a corresponding sum predecoders and a corresponding one of the carry signals, rotates the bits of the input signal dependent upon the carry signal, and produces either the input signal or the rotated input signal as an output signal. A memory is described including the sum decoder, a final decode block, and a data array. The final decode block performs logical operations on the output signals of the sum decoder to produce selection signals. Each of the selection signals activates a word line of the data array. A method is disclosed for producing signals for accessing a memory. Highest ordered portions of the first and second address signals are divided into multiple non-overlapping segments. An input signal (i.e., an I term) is generated for each of the segments, as is a carry signal. For each of the segments, when the corresponding carry signal is set, the corresponding I term is rotated one bit position. The I terms are produced as the signals.

摘要翻译： 公开了一种和解解码器，其包括多个和预测解码器，进位发生器和多个旋转逻辑单元。 每个和预解码器接收第一和第二地址信号的非重叠段的多个比特对，并且根据比特对产生输入信号。 进位发生器接收第一和第二地址信号的低阶部分，并且产生每个对应于预测解码器中的不同一个的多个进位信号。 每个旋转逻辑单元接收由相应的和预测码器和相应的一个进位信号产生的输入信号，根据进位信号旋转输入信号的位，并产生输入信号或旋转的输入信号作为输出 信号。 描述包括和解码器，最终解码块和数据阵列的存储器。 最终解码块对和解码器的输出信号执行逻辑运算以产生选择信号。 每个选择信号激活数据阵列的字线。 公开了一种用于产生访问存储器的信号的方法。 第一和第二地址信号的最高有序部分被分成多个非重叠段。 对于每个段产生输入信号（即I项），进位信号也是如此。 对于每个段，当相应的进位信号被设置时，对应的I项被旋转一位位置。 我的条款是作为信号产生的。

公开(公告)号：US06915506B2

公开(公告)日：2005-07-05

申请号：US09817138

申请日：2001-03-27

申请人： Sang Hoo Dhong ,  Sam Dinkin ,  Harm Peter Hofstee ,  Stephen Douglas Posluszny

发明人： Sang Hoo Dhong ,  Sam Dinkin ,  Harm Peter Hofstee ,  Stephen Douglas Posluszny

IPC分类号： G06F17/50 ,  G06F9/44

CPC分类号： G06F17/50

摘要： A method and structure for optimizing a solution for a complex problem typically solved by software tools includes selectively converting problem data into a format appropriate for one or more preselected vendor's set of solution tools and inputting the formatted design data into the one or more preselected vendor's set of solution tools. If more than one vendor has been preselected, resultant solution results are compared and the optimum solution is selected.

摘要翻译： 用于优化通常由软件工具解决的复杂问题的解决方案的方法和结构包括将问题数据选择性地转换成适合于一个或多个预选供应商的解决方案工具集合的格式，并将格式化的设计数据输入到一个或多个预先选择的供应商集合 的解决方案工具。 如果预先选择了多个供应商，则比较所得到的解决方案结果并选择最佳解决方案。

公开(公告)号：US06717882B1

公开(公告)日：2004-04-06

申请号：US10273590

申请日：2002-10-17

申请人： Sang Hoo Dhong ,  Harm Peter Hofstee ,  Shoji Onishi ,  Osamu Takahashi

发明人： Sang Hoo Dhong ,  Harm Peter Hofstee ,  Shoji Onishi ,  Osamu Takahashi

IPC分类号： G11C800

CPC分类号： G11C8/16

摘要： An improved cell circuit for data readout for use in a multiport memory is provided. The multiport memory stores write data signals. The cell circuit includes a plurality of multiplexers each coupled to a discharge device. Each of the multiplexers receives a subset of the write data signals and a plurality of read wordline signals and selects an output enable signal among the subset of the write data signals based on the read wordline signals. Each of the discharge devices are coupled to one of the multiplexers for receiving the output enable signal to generate a drive signal for driving one or more bitlines of the multiport memory.

摘要翻译： 提供用于多端口存储器中的用于数据读出的改进的单元电路。 多端口存储器存储写入数据信号。 电池电路包括多个多路复用器，每个多路复用器耦合到放电装置。 每个多路复用器接收写入数据信号的子集和多个读取字线信号，并且基于所读取的字线信号在写入数据信号的子集中选择输出使能信号。 每个放电装置耦合到多路复用器中的一个，用于接收输出使能信号，以产生用于驱动多端口存储器的一个或多个位线的驱动信号。

公开(公告)号：US06600959B1

公开(公告)日：2003-07-29

申请号：US09498934

申请日：2000-02-04

申请人： Paula Kristine Coulman ,  Sang Hoo Dhong ,  Brian King Flachs ,  Harm Peter Hofstee ,  Jaehong Park ,  Stephen Douglas Posluszny ,  Joel Abraham Silberman ,  Osamu Takahashi

发明人： Paula Kristine Coulman ,  Sang Hoo Dhong ,  Brian King Flachs ,  Harm Peter Hofstee ,  Jaehong Park ,  Stephen Douglas Posluszny ,  Joel Abraham Silberman ,  Osamu Takahashi

IPC分类号： G05B1918

CPC分类号： H03K17/693 ,  H03K5/06

摘要： A method and apparatus for using dynamic programmable logic arrays in microprocessor control logic provide decreased power and increased clock frequencies for data processing systems, by using programmable logic arrays exclusively for the control logic. The method and apparatus further simplify the design of the control logic and closure of timing within the microprocessor, by providing overlap of control logic evaluations and data transfers within the microprocessor.

摘要翻译： 在微处理器控制逻辑中使用动态可编程逻辑阵列的方法和装置通过专门用于控制逻辑的可编程逻辑阵列来为数据处理系统提供降低的功率和增加的时钟频率。 该方法和装置通过在微处理器内提供控制逻辑评估和数据传输的重叠来进一步简化控制逻辑的设计和微处理器内的定时闭合。

公开(公告)号：US06584485B1

公开(公告)日：2003-06-24

申请号：US09549766

申请日：2000-04-14

申请人： Naoaki Aoki ,  Sang Hoo Dhong ,  Nobuo Kojima ,  Ohsang Kwon

发明人： Naoaki Aoki ,  Sang Hoo Dhong ,  Nobuo Kojima ,  Ohsang Kwon

IPC分类号： G06F750

CPC分类号： G06F7/509 ,  G06F7/5016

摘要： A four-input to two-output adder is disclosed. The four-input/two-output adder includes a sum-lookahead full adder and a modified full adder. The sum-lookahead full adder includes an XOR3 block and an AXOR block for receiving a first input, a second input, a third input, and an input from a forward adjacent adder to generate a first sum signal and a sum-lookahead carry signal, respectively. The modified full adder includes an XOR2 block and a MUX2 block for receiving the first sum signal from the sum-lookahead-full adder, a fourth input, and a sum-lookahead carry signal from a backward adjacent adder to generate a second sum signal and a carry signal, respectively.

摘要翻译： 公开了一种四输入到双输出加法器。 四输入/双输出加法器包括总和全加器和修正全加器。 总和前置全加器包括一个XOR3块和一个AXOR块，用于接收来自正向相邻加法器的第一输入，第二输入，第三输入和输入，以产生第一和信号和总和前进进位信号， 分别。 修改后的全加器包括一个XOR2块和一个MUX2块，用于从后向相邻加法器接收来自和 - 全码头全加器的第一和信号，以及来自后向相邻加法器的和 - 总括进位信号，以产生第二和信号， 一个进位信号。

公开(公告)号：US06574698B1

公开(公告)日：2003-06-03

申请号：US09062002

申请日：1998-04-17

申请人： Sang Hoo Dhong ,  Joel Abraham Silberman

发明人： Sang Hoo Dhong ,  Joel Abraham Silberman

IPC分类号： G06F1200

CPC分类号： G06F12/1054

摘要： A method for accessing a cache memory within a data processing system is disclosed. The cache memory includes a memory array and a directory along with a translation lookaside buffer. The cache memory may be accessed by an effective address that includes a byte field, a line field, and an effective page number field. In order to facilitate the cache access process, a translation array is provided that has the same number of rows as the translation lookaside buffer. Each row of the translation array has the same number of array entries as the product of the number of lines per page of a system memory and the set associativity of the cache. The translation array is updated after the contents of the directory or the translation lookaside buffer have been updated. The translation array can be accessed with the contents of a line field of an effective address to determine whether or not the cache memory stores data associated with translated address.

摘要翻译： 公开了一种用于访问数据处理系统内的高速缓冲存储器的方法。 缓存存储器包括存储器阵列和目录以及翻译后备缓冲器。 高速缓冲存储器可以由包括字节字段，行字段和有效页号字段的有效地址来访问。 为了便于缓存访问过程，提供了具有与翻译后备缓冲器相同数量的行的翻译数组。 翻译数组的每一行具有与系统存储器每页的行数和缓存的集合关联性的乘积相同的数组条目数。 在更新目录或翻译后备缓冲区的内容之后更新翻译数组。 可以使用有效地址的行字段的内容来访问翻译数组，以确定高速缓冲存储器是否存储与翻译的地址相关联的数据。

公开(公告)号：US06404689B1

公开(公告)日：2002-06-11

申请号：US09822430

申请日：2001-03-30

申请人： Toshiaki Kirihata ,  Sang Hoo Dhong ,  Chorng-Lii Hwang

发明人： Toshiaki Kirihata ,  Sang Hoo Dhong ,  Chorng-Lii Hwang

IPC分类号： G11C700

CPC分类号： G11C7/1039 ,  G11C7/1072 ,  G11C11/406

摘要： Hiding a refresh operation in a DRAM or eDRAM is achieved by tailoring an external random access time tRCext to slightly extend into the internal random access cycle time. This allows for an additional internal random access cycle time tRCint after a plurality of external random access cycles n(tRCext) when enabling the corresponding internal random access operation n(tRCint). The additional core random access cycle time tRCint is achieved at every nth clock, where n>tRCint/(tRCext−tRCint), or at a time defined by the product of tRCext and tRCint/(tRCext−tRCint). The additional core cycle time tRCint is used for refreshing the DRAM By scheduling a refresh-to-refresh period equal to or greater than the phase recovery time, a fully command compatible static random access time can be realized with DRAM cells.

摘要翻译： 在DRAM或eDRAM中隐藏刷新操作是通过调整外部随机访问时间tRCext来略微延伸到内部随机访问周期中实现的。 这允许在启用相应的内部随机访问操作n（tRCint）之后的多个外部随机访问周期n（tRCext）之后的额外的内部随机访问周期时间tRCint。 在第n个时钟，其中n> tRCint /（tRCext-tRCint），或由tRCext和tRCint /（tRCext-tRCint）的乘积定义的时间，实现了额外的核随机访问周期时间tRCint。 附加核心周期时间tRCint用于刷新DRAM通过调度等于或大于相位恢复时间的刷新刷新周期，可以使用DRAM单元实现完全命令兼容的静态随机存取时间。

公开(公告)号：US06393446B1

公开(公告)日：2002-05-21

申请号：US09343450

申请日：1999-06-30

申请人： Sang Hoo Dhong ,  Hung Cai Ngo ,  Jaehong Park ,  Joel Abraham Silberman

发明人： Sang Hoo Dhong ,  Hung Cai Ngo ,  Jaehong Park ,  Joel Abraham Silberman

IPC分类号： G06F700

CPC分类号： G06F7/762 ,  G06F5/015

摘要： A dual mode rotator capable of performing 32-bit and 64-bit rotation. According to a preferred embodiment, the dual mode rotator includes a first, second, and third rotator units wherein each rotator has a plurality of inputs and outputs. The inputs of the second rotator are operatively connected to the corresponding outputs of the first rotator unit. The inputs of the third rotator unit are operatively connected to the corresponding outputs of the second rotator. Responsive to selection of 32-bit rotation mode, the upper half of the inputs to the first rotator are zero and the lower half of the outputs of the third rotator are replicated in the upper half of the outputs of the third rotator.

摘要翻译： 能够执行32位和64位旋转的双模旋转器。 根据优选实施例，双模旋转器包括第一，第二和第三旋转单元，其中每个旋转器具有多个输入和输出。 第二旋转器的输入可操作地连接到第一旋转单元的相应输出端。 第三旋转单元的输入可操作地连接到第二旋转器的相应输出。 响应于选择32位旋转模式，第一旋转器的输入的上半部分为零，并且第三旋转器的输出的下半部分被复制在第三旋转器的输出的上半部分中。

公开(公告)号：US06285218B1

公开(公告)日：2001-09-04

申请号：US09567381

申请日：2000-05-10

申请人： Sang Hoo Dhong ,  Hung Cai Ngo ,  Jaehong Park ,  Osamu Takahashi

发明人： Sang Hoo Dhong ,  Hung Cai Ngo ,  Jaehong Park ,  Osamu Takahashi

IPC分类号： H03K19094

CPC分类号： H03K19/1736

摘要： A method and apparatus for implementing dynamic logic with programmable dynamic logic gates acts as a complement to programmable logic arrays (PLAs) used in high-speed microprocessor designs. A matrix of selectable cells provides powerful logic functions such as AND-OR gate capability with a minimum of inputs and transistors. By using programmable logic arrays and programmable dynamic gates, the efficiency of a logic block can be dramatically improved with little added circuit area.

摘要翻译： 用于用可编程动态逻辑门实现动态逻辑的方法和装置作为用于高速微处理器设计中的可编程逻辑阵列（PLA）的补充。 可选单元的矩阵提供强大的逻辑功能，例如具有最小输入和晶体管的AND-OR门能力。 通过使用可编程逻辑阵列和可编程动态门，逻辑块的效率可以大大提高，几乎没有增加电路面积。

公开(公告)号：US06239620B1

公开(公告)日：2001-05-29

申请号：US09450982

申请日：1999-11-29

申请人： Naoaki Aoki ,  Sang Hoo Dhong ,  Nobuo Kojima ,  Joel Abraham Silberman

发明人： Naoaki Aoki ,  Sang Hoo Dhong ,  Nobuo Kojima ,  Joel Abraham Silberman

IPC分类号： H03K33568

CPC分类号： H03K5/151

摘要： A true/complement signal generator for a dynamic logic circuit having a dynamic node is disclosed. The true/complement signal generator for a dynamic logic circuit having a dynamic node includes a cascaded inverter circuit, a first half-latch circuit, and a second half-latch circuit. The cascaded inverter circuit, which is connected to the dynamic node, includes a first inverter connected in series with a second inverter. Connected to an output of the second inverter of the cascaded inverter circuit, the first half-latch circuit generates an output signal. Connected to an output of the first inverter of the cascaded inverter circuit, the second half-latch circuit generates a complement output signal.

摘要翻译： 公开了一种具有动态节点的动态逻辑电路的真/补信号发生器。 具有动态节点的动态逻辑电路的真/补信号发生器包括级联反相器电路，第一半锁存电路和第二半锁存电路。 连接到动态节点的级联逆变器电路包括与第二反相器串联连接的第一反相器。 连接到级联逆变器电路的第二反相器的输出端，第一半锁存电路产生输出信号。 连接到级联逆变器电路的第一反相器的输出端，第二半锁存电路产生补码输出信号。