公开(公告)号：US07725624B2

公开(公告)日：2010-05-25

申请号：US11323993

申请日：2005-12-30

申请人： Wajdi K. Feghali ,  William C. Hasenplaugh ,  Gilbert M. Wolrich ,  Daniel R. Cutter ,  Vinodh Gopal ,  Gunnar Gaubatz

发明人： Wajdi K. Feghali ,  William C. Hasenplaugh ,  Gilbert M. Wolrich ,  Daniel R. Cutter ,  Vinodh Gopal ,  Gunnar Gaubatz

IPC分类号： G06F3/00 ,  G06F5/00 ,  G06F15/00 ,  H04L29/06

CPC分类号： G06F7/52 ,  G06F9/3001 ,  G06F9/3881 ,  G06F9/3885 ,  G06F21/72

摘要： In general, in one aspect, the disclosure describes a system including multiple programmable processing units, a dedicated hardware multiplier, and at least one bus connecting the multiple processing units and multiplier.

摘要翻译： 通常，在一个方面，本公开描述了包括多个可编程处理单元，专用硬件乘法器和连接多个处理单元和乘法器的至少一个总线的系统。

公开(公告)号：US20090157784A1

公开(公告)日：2009-06-18

申请号：US11959142

申请日：2007-12-18

申请人： Vinodh Gopal ,  Michael Kounavis ,  Gilbert Wolrich

发明人： Vinodh Gopal ,  Michael Kounavis ,  Gilbert Wolrich

IPC分类号： G06F7/72 ,  G06F17/14

CPC分类号： G06F7/724 ,  H03M13/09 ,  H03M13/158

摘要： A description of techniques of determining a modular remainder with respect to a polynomial of a message comprised of a series of segments. An implementation can include repeatedly accessing a strict subset of the segments and transforming the strict subset of segments to into a smaller set of segments that are equivalent to the strict subset of the segments with respect to the modular remainder. The implementation can also include determining the modular remainder based on a set of segments output by the repeatedly accessing and transforming and storing the determined modular remainder.

摘要翻译： 关于由一系列段组成的消息的多项式确定模块余数的技术的描述。 实现可以包括重复地访问段的严格子集并将段的严格子集转换成相对于模块余数等同于段的严格子集的较小的段集合。 实现还可以包括基于通过重复访问和变换并存储所确定的模块余数而输出的一组段确定模块余数。

公开(公告)号：US20090006511A1

公开(公告)日：2009-01-01

申请号：US11772172

申请日：2007-06-30

申请人： Erdinc Ozturk ,  Vinodh Gopal ,  Gilbert Wolrich ,  Wajdi K. Feghali

发明人： Erdinc Ozturk ,  Vinodh Gopal ,  Gilbert Wolrich ,  Wajdi K. Feghali

IPC分类号： G06F17/00 ,  G06F15/00 ,  G06F7/32

CPC分类号： G06F7/724

摘要： Basis conversion from polynomial-basis form to normal-basis form is provided for both generic polynomials and special irreducible polynomials in the form of “all ones”, referred to as “all-ones-polynomials” (AOP). Generation and storing of large matrices is minimized by creating matrices on the fly, or by providing an alternate means of computing a result with minimal hardware extensions.

摘要翻译： 提供了一般多项式和以“全1”形式的“全有多项式”（AOP）形式的通用多项式和特殊不可约多项式的从多项式基形式到正态形式的基础转换。 通过在飞行中创建矩阵，或者通过提供以最小的硬件扩展来计算结果的替代方法来最小化大矩阵的生成和存储。

公开(公告)号：US20090003596A1

公开(公告)日：2009-01-01

申请号：US11772170

申请日：2007-06-30

申请人： Erdinc Ozturk ,  Vinodh Gopal ,  Gilbert Wolrich ,  Wajdi K. Feghali

发明人： Erdinc Ozturk ,  Vinodh Gopal ,  Gilbert Wolrich ,  Wajdi K. Feghali

IPC分类号： H04L9/30 ,  G06F7/72

CPC分类号： G06F7/725 ,  G06F5/01

摘要： Time to perform scalar point multiplication used for ECC is reduced by minimizing the number of shifting operations. These operations are minimized by applying modulus scaling by performing selective comparisons of points at intermediate computations based on primality of the order of an ECC group.

摘要翻译： 通过最小化移位操作的数量来减少执行用于ECC的标量点乘法的时间。 通过基于ECC组的顺序的基本原理执行中间计算的点的选择性比较，通过应用模量缩放来最小化这些操作。

公开(公告)号：US20090003595A1

公开(公告)日：2009-01-01

申请号：US11772169

申请日：2007-06-30

申请人： Erdinc Ozturk ,  Vinodh Gopal ,  Gilbert Wolrich ,  Wajdi K. Feghali

发明人： Erdinc Ozturk ,  Vinodh Gopal ,  Gilbert Wolrich ,  Wajdi K. Feghali

IPC分类号： H04L9/30 ,  G06F7/72

CPC分类号： G06F7/72 ,  G06F5/01 ,  G06F7/723 ,  G06F7/725

摘要： The computation time to perform scalar point multiplication in an Elliptic Curve Group is reduced by modifying the Barrett Reduction technique. Computations are performed using an N-bit scaled modulus based a modulus m having k-bits to provide a scaled result, with N being greater than k. The N-bit scaled result is reduced to a k-bit result using a pre-computed N-bit scaled reduction parameter in an optimal manner avoiding shifting/aligning operations for any arbitrary values of k, N.

摘要翻译： 通过修改Barrett还原技术，减少椭圆曲线组中执行标量点乘积的计算时间。 使用基于具有k位的模数m的N比特缩放模量来执行计算，以提供缩放结果，其中N大于k。 使用预先计算的N比特缩减参数以最佳方式将N比特缩放结果减少到k比特结果，避免任何k，N值的移位/对齐操作。

公开(公告)号：US20080148025A1

公开(公告)日：2008-06-19

申请号：US11642315

申请日：2006-12-19

申请人： Vinodh Gopal ,  Gilbert Wolrich ,  Kirk S. Yap ,  Wajdi K. Feghali ,  John Vranich ,  Robert P. Ottavi

发明人： Vinodh Gopal ,  Gilbert Wolrich ,  Kirk S. Yap ,  Wajdi K. Feghali ,  John Vranich ,  Robert P. Ottavi

IPC分类号： G06F7/44

CPC分类号： G06F11/1076 ,  G06F2211/1057

摘要： An acceleration unit offloads computationally intensive tasks from a processor. The acceleration unit includes two data processing paths each having an Arithmetic Logical Unit and sharing a single multiplier unit. Each data processing path may perform configurable operations in parallel on a same data. Special multiplexer paths and instructions are provided to allow P and Q type syndromes to be computed on a stripe in a single-pass of the data through the acceleration unit.

摘要翻译： 加速单元从处理器卸载计算密集型任务。 加速单元包括两个数据处理路径，每个数据处理路径均具有算术逻辑单元并且共享单个乘法器单元。 每个数据处理路径可以在相同的数据上并行地执行可配置的操作。 提供特殊的多路复用器路径和指令以允许通过加速单元在数据的单程中在条带上计算P和Q型综合征。

公开(公告)号：US20080069337A1

公开(公告)日：2008-03-20

申请号：US11469243

申请日：2006-08-31

申请人： Vinodh Gopal ,  Matt Bace ,  Gunnar Gaubatz ,  Gilbert M. Wolrich

发明人： Vinodh Gopal ,  Matt Bace ,  Gunnar Gaubatz ,  Gilbert M. Wolrich

IPC分类号： H04L9/28 ,  H04L9/30 ,  H04L9/00 ,  G06G7/16 ,  H04K1/00

CPC分类号： G06F7/535 ,  G06F2207/3896

摘要： The present disclosure provides a system and method for performing multi-precision division. A method according to one embodiment may include generating a first product by multiplying a modulus having a most significant bit and/or a least significant bit equal to one and a quotient approximation of the modulus. The method may also include generating the 1's complement of the first product, generating a second product by multiplying the 1's complement and the quotient approximation, normalizing and truncating the second product to obtain a quotient, and storing the quotient in memory. Of course, many alternatives, variations and modifications are possible without departing from this embodiment.

摘要翻译： 本公开提供了一种用于执行多精度分割的系统和方法。 根据一个实施例的方法可以包括通过将具有最高有效位和/或最低有效位的模数乘以等于1的模数和模量的商近似​​来生成第一乘积。 该方法还可以包括生成第一产品的1的补码，通过乘以1的补码和商近似来生成第二乘积，归一化和截断第二乘积以获得商，并将商存储在存储器中。 当然，在不脱离本实施例的情况下，可以进行许多替代，变化和修改。

公开(公告)号：US20080059865A1

公开(公告)日：2008-03-06

申请号：US11469222

申请日：2006-08-31

申请人： Vinodh Gopal ,  Gilbert M. Wolrich ,  Daniel Cutter ,  Wajdi Feghali ,  Robert P. Ottavi

发明人： Vinodh Gopal ,  Gilbert M. Wolrich ,  Daniel Cutter ,  Wajdi Feghali ,  Robert P. Ottavi

IPC分类号： G11C29/00

CPC分类号： G06F11/1076 ,  G06F2211/1054 ,  G06F2211/1057

摘要： The present disclosure provides an apparatus and method for generating a Galois-field syndrome. One exemplary method may include loading a first data byte from a first storage device to a first register and loading a second data byte from a second storage device to a second register; ANDing the most significant bit (MSB) of the first data byte and a Galois-field polynomial to generate a first intermediate output; XORing each bit of the first intermediate output with the least significant bits (LSBs) of the first data byte to generate a second intermediate output; MUXing the second intermediate output with each bit of the first data byte to generate a third intermediate output; XORing each bit of the third intermediate output with each bit of the second data byte to generate at a fourth intermediate output; and generating a RAID Q syndrome based on, at least in part, the fourth intermediate output. Of course, many alternatives, variations and modifications are possible without departing from this embodiment.

摘要翻译： 本公开提供了一种用于产生伽罗瓦域综合征的装置和方法。 一个示例性方法可以包括将第一数据字节从第一存储设备加载到第一寄存器，并将第二数据字节从第二存储设备加载到第二寄存器; 将第一数据字节的最高有效位（MSB）和伽罗瓦域多项式进行比较以产生第一中间输出; 用第一数据字节的最低有效位（LSB）对第一中间输出的每个位进行异或，以产生第二中间输出; 将第二中间输出与第一数据字节的每个位进行多路复用以产生第三中间​​输出; 将第三中间输出的每个位与第二数据字节的每个位进行异或，以在第四中间输出处产生; 以及至少部分地基于第四中间输出产生RAID Q综合征。 当然，在不脱离本实施例的情况下，可以进行许多替代，变化和修改。

公开(公告)号：US20070192626A1

公开(公告)日：2007-08-16

申请号：US11647892

申请日：2006-12-28

申请人： Wajdi Feghali ,  William Hasenplaugh ,  Gilbert Wolrich ,  Daniel Cutter ,  Vinodh Gopal ,  Gunnar Gaubatz

发明人： Wajdi Feghali ,  William Hasenplaugh ,  Gilbert Wolrich ,  Daniel Cutter ,  Vinodh Gopal ,  Gunnar Gaubatz

IPC分类号： G06F12/14

CPC分类号： G06F21/602

摘要： The disclosure includes description of a processor component that includes a set of register bits to perform a shift register operation. The component window detection logic can detect a window of bits in the set of register bits and, in response to detecting the window, output the window of bits.

摘要翻译： 本公开包括描述包括一组寄存器位以执行移位寄存器操作的处理器组件。 组件窗口检测逻辑可以检测寄存器位组中的位窗口，并且响应于检测窗口输出位窗口。

公开(公告)号：US20070192571A1

公开(公告)日：2007-08-16

申请号：US11354666

申请日：2006-02-14

申请人： Wajdi Feghali ,  William Hasenplaugh ,  Gilbert Wolrich ,  Daniel Cutter ,  Vinodh Gopal ,  Gunnar Gaubatz

发明人： Wajdi Feghali ,  William Hasenplaugh ,  Gilbert Wolrich ,  Daniel Cutter ,  Vinodh Gopal ,  Gunnar Gaubatz

IPC分类号： G06F15/00

CPC分类号： G06F9/30014 ,  G06F7/5324 ,  G06F9/30025 ,  G06F9/30032 ,  G06F9/3004 ,  G06F9/30181 ,  G06F9/3814 ,  G06F9/383 ,  G06F9/3836 ,  G06F9/3851 ,  G06F9/3857 ,  G06F9/3885 ,  G06F9/3897

摘要： In general, in one aspect, the disclosure describes a processing unit that includes a datapath having an input buffer, at least one memory, and an arithmetic logic unit, and control logic having access to a program instruction control store. The control logic controls operation of the datapath and may concurrently cause the datapath to operate in response to different instructions that use different sections of the datapath, wherein the different sections of the datapath comprise a first section transferring data from an input buffer to the memory and a second section transferring data from the memory to the arithmetic logic unit.

摘要翻译： 通常，在一个方面，本公开描述了一种处理单元，其包括具有输入缓冲器，至少一个存储器和算术逻辑单元的数据通路，以及具有访问程序指令控制存储器的控制逻辑。 控制逻辑控制数据路径的操作并且可以同时使数据路径响应于使用数据路径的不同部分的不同指令来操作，其中数据通路的不同部分包括将数据从输入缓冲器传送到存储器的第一部分，以及 第二部分，将数据从存储器传送到算术逻辑单元。