公开(公告)号：US20190095350A1

公开(公告)日：2019-03-28

申请号：US15714217

申请日：2017-09-25

申请人： David M. Durham ,  Siddhartha Chhabra ,  Amy L. Santoni ,  Gilbert Neiger ,  Barry E. Huntley ,  Hormuzd M. Khosravi ,  Baiju V. Patel ,  Ravi L. Sahita ,  Gideon Gerzon ,  Ido Ouziel ,  Ioannis T. Schoinas ,  Rajesh M. Sankaran

发明人： David M. Durham ,  Siddhartha Chhabra ,  Amy L. Santoni ,  Gilbert Neiger ,  Barry E. Huntley ,  Hormuzd M. Khosravi ,  Baiju V. Patel ,  Ravi L. Sahita ,  Gideon Gerzon ,  Ido Ouziel ,  Ioannis T. Schoinas ,  Rajesh M. Sankaran

IPC分类号： G06F12/14 ,  G06F21/60 ,  G06F21/82 ,  G06F3/06

摘要： In one embodiment, a cryptographic circuit is adapted to receive a data line including at least an encrypted portion from a memory in response to a read request having a memory address from a first agent, obtain a key identifier for a key of the first agent from the data line, obtain the key using the key identifier, decrypt the at least encrypted portion of the data line using the key and send decrypted data of the at least encrypted portion of the data line to the first agent. Other embodiments are described and claimed.

公开(公告)号：US09430384B2

公开(公告)日：2016-08-30

申请号：US13854107

申请日：2013-03-31

申请人： Carlos V Rozas ,  Ilya Alexandrovich ,  Ittai Anati ,  Alex Berenzon ,  Michael A Goldsmith ,  Barry E Huntley ,  Anton Ivanov ,  Simon P Johnson ,  Rebekah M. Leslie-Hurd ,  Francis X. McKeen ,  Gilbert Neiger ,  Rinat Rappoport ,  Scott Dion Rodgers ,  Uday R. Savagaonkar ,  Vincent R. Scarlata ,  Vedvyas Shanbhogue ,  Wesley H Smith ,  William Colin Wood

发明人： Carlos V Rozas ,  Ilya Alexandrovich ,  Ittai Anati ,  Alex Berenzon ,  Michael A Goldsmith ,  Barry E Huntley ,  Anton Ivanov ,  Simon P Johnson ,  Rebekah M. Leslie-Hurd ,  Francis X. McKeen ,  Gilbert Neiger ,  Rinat Rappoport ,  Scott Dion Rodgers ,  Uday R. Savagaonkar ,  Vincent R. Scarlata ,  Vedvyas Shanbhogue ,  Wesley H Smith ,  William Colin Wood

IPC分类号： G06F12/08 ,  G06F12/10

CPC分类号： G06F12/0875 ,  G06F12/0808 ,  G06F12/1027 ,  G06F2212/1016 ,  G06F2212/402

摘要： Instructions and logic provide advanced paging capabilities for secure enclave page caches. Embodiments include multiple hardware threads or processing cores, a cache to store secure data for a shared page address allocated to a secure enclave accessible by the hardware threads. A decode stage decodes a first instruction specifying said shared page address as an operand, and execution units mark an entry corresponding to an enclave page cache mapping for the shared page address to block creation of a new translation for either of said first or second hardware threads to access the shared page. A second instruction is decoded for execution, the second instruction specifying said secure enclave as an operand, and execution units record hardware threads currently accessing secure data in the enclave page cache corresponding to the secure enclave, and decrement the recorded number of hardware threads when any of the hardware threads exits the secure enclave.

摘要翻译： 说明和逻辑为安全的飞地页面缓存提供了高级分页功能。 实施例包括多个硬件线程或处理核心，用于存储分配给由硬件线程可访问的安全空间的共享页面地址的安全数据的高速缓存。 解码级将指定所述共享页地址的第一指令解码为操作数，并且执行单元标记对应于共享页地址的飞地页高速缓存映射的条目，以阻止所述第一或第二硬件线程中的任一个的新转换的创建 访问共享页面。 第二指令被解码以执行，第二指令指定所述安全飞地作为操作数，并且执行单元记录当前访问与安全飞地相对应的飞地页面缓存中的安全数据的硬件线程，并且当任何 的硬件线程退出安全飞地。

公开(公告)号：US09329884B2

公开(公告)日：2016-05-03

申请号：US14329192

申请日：2014-07-11

申请人： Beeman C. Strong ,  Jason W. Brandt ,  Gilbert Neiger

发明人： Beeman C. Strong ,  Jason W. Brandt ,  Gilbert Neiger

IPC分类号： G06F9/455

CPC分类号： G06F9/45533 ,  G06F9/45558 ,  G06F11/3636 ,  G06F2009/45583 ,  G06F2009/45591

摘要： A processing device with tracing functionality for a virtual machine is described. The processing device includes a tracing register to store a value indicative of whether tracing is enabled or disabled, a tracing module to generate trace data while tracing is enabled, and an internal buffer to store the trace data. When tracing is disabled, the processing device removes the trace data from the buffer. Mechanisms are described to ensure that the trace data is not corrupted during this process, despite the presence of page faults that may result from trace output writes.

摘要翻译： 描述了具有用于虚拟机的跟踪功能的处理设备。 处理装置包括跟踪寄存器，用于存储指示跟踪是启用还是禁用的值，跟踪模块用于在跟踪被启用时生成跟踪数据，以及内部缓冲器来存储跟踪数据。 当禁用跟踪时，处理设备将从缓冲区中删除跟踪数据。 描述了机制，以确保在此过程中跟踪数据不会损坏，尽管存在可能由跟踪输出写入引起的页面错误。

公开(公告)号：US08543772B2

公开(公告)日：2013-09-24

申请号：US12959109

申请日：2010-12-02

申请人： Eric C. Cota-Robles ,  Andy Glew ,  Stalinselvaraj Jeyasingh ,  Alain Kagi ,  Michael A. Kozuch ,  Gilbert Neiger ,  Richard Uhlig

发明人： Eric C. Cota-Robles ,  Andy Glew ,  Stalinselvaraj Jeyasingh ,  Alain Kagi ,  Michael A. Kozuch ,  Gilbert Neiger ,  Richard Uhlig

IPC分类号： G06F12/08

CPC分类号： G06F12/1027 ,  G06F9/30076 ,  G06F12/1036 ,  G06F2212/151

摘要： One embodiment of the present invention is a technique to invalidate entries in a translation lookaside buffer (TLB). A TLB in a processor has a plurality of TLB entries. Each TLB entry is associated with a virtual machine extension (VMX) tag word indicating if the associated TLB entry is invalidated according to a processor mode when an invalidation operation is performed. The processor mode is one of execution in a virtual machine (VM) and execution not in a virtual machine. The invalidation operation belongs to a non-empty set of invalidation operations composed of a union of (1) a possibly empty set of operations that invalidate a variable number of TLB entries, (2) a possibly empty set of operations that invalidate exactly one TLB entry, (3) a possibly empty set of operations that invalidate the plurality of TLB entries, (4) a possibly empty set of operations that enable and disable use of virtual memory, and (5) a possibly empty set of operations that configure physical address size, page size or other virtual memory system behavior in a manner that changes the manner in which a physical machine interprets the TLB entries.

摘要翻译： 本发明的一个实施例是使翻译后备缓冲器（TLB）中的条目无效的技术。 处理器中的TLB具有多个TLB条目。 当执行无效操作时，每个TLB条目与虚拟机扩展（VMX）标签字相关联，指示相关联的TLB条目是否根据处理器模式而无效。 处理器模式是虚拟机（VM）中的执行之一，而不是虚拟机中的执行。 无效操作属于一个无效的无效操作集合，它由（1）可能为空的操作集合组合，使一组可变数量的TLB条目无效，（2）一组可能的空白操作，使一个TLB无效 条目，（3）使多个TLB条目无效的可能的一组操作，（4）启用和禁用虚拟存储器的使用的可能的一组可能的空操作，以及（5）配置物理的可能的一组操作 地址大小，页面大小或其他虚拟内存系统行为，以改变物理机器解释TLB条目的方式。

公开(公告)号：US20130219154A1

公开(公告)日：2013-08-22

申请号：US13837923

申请日：2013-03-15

申请人： Don A. Van Dyke ,  Michael Mishaeli ,  Ittai Anati ,  Baiju V. Patel ,  Will Deutsch ,  Rajesh Shah ,  Gilbert Neiger ,  James B. Crossland ,  Chris J. Newburn ,  Bryant E. Bigbee ,  Muhammad Faisal Azeem ,  John L. Reid ,  Dion Rodgers

发明人： Don A. Van Dyke ,  Michael Mishaeli ,  Ittai Anati ,  Baiju V. Patel ,  Will Deutsch ,  Rajesh Shah ,  Gilbert Neiger ,  James B. Crossland ,  Chris J. Newburn ,  Bryant E. Bigbee ,  Muhammad Faisal Azeem ,  John L. Reid ,  Dion Rodgers

IPC分类号： G06F9/30

CPC分类号： G06F9/30043 ,  G06F9/30003 ,  G06F9/30101 ,  G06F9/461

摘要： Embodiments of an invention related to context state management based on processor features are disclosed. In one embodiment, a processor includes instruction logic and state management logic. The instruction logic is to receive a state management instruction having a parameter to identify a subset of the features supported by the processor. The state management logic is to perform a state management operation specified by the state management instruction.

公开(公告)号：US20120166767A1

公开(公告)日：2012-06-28

申请号：US12976981

申请日：2010-12-22

申请人： Baiju V. Patel ,  Gilbert Neiger ,  Martin G. Dixon ,  James S. Coke ,  James B. Crossland

发明人： Baiju V. Patel ,  Gilbert Neiger ,  Martin G. Dixon ,  James S. Coke ,  James B. Crossland

IPC分类号： G06F9/312

CPC分类号： G06F9/30032 ,  G06F9/30101 ,  G06F9/342

摘要： Embodiments of systems, apparatuses, and methods for performing privilege agnostic segment base register read or write instruction are described. An exemplary method may include fetching the privilege agnostic segment base register write instruction, wherein the privilege agnostic write instruction includes a 64-bit data source operand, decoding the fetched privilege agnostic segment base register write instruction, and executing the decoded privilege agnostic segment base register write instruction to write the 64-bit data of the source operand into the segment base register identified by the opcode of the privilege agnostic segment base register write instruction.

摘要翻译： 描述用于执行特权不可知段段基址寄存器读或写指令的系统，装置和方法的实施例。 一种示例性方法可以包括获取特权不可知段基址寄存器写指令，其中特权不可知写指令包括64位数据源操作数，对获取的特权不可知段基址寄存器写指令进行解码，以及执行解码的特权不可知段基址寄存器 写指令将源操作数的64位数据写入由特权不可知段基址寄存器写指令的操作码标识的段基寄存器中。

公开(公告)号：US20110078389A1

公开(公告)日：2011-03-31

申请号：US12571269

申请日：2009-09-30

申请人： Baiju V. Patel ,  Rajeev Gopalakrishna ,  Andrew F. Glew ,  Robert J. Kushlis ,  Don Alan Van Dyke ,  Joseph Frank Cihula ,  Asit K. Mallick ,  James B. Crossland ,  Gilbert Neiger ,  Scott Dion Rodgers ,  Martin Guy Dixon ,  Mark Jay Charney ,  Jocob Gottlieb

发明人： Baiju V. Patel ,  Rajeev Gopalakrishna ,  Andrew F. Glew ,  Robert J. Kushlis ,  Don Alan Van Dyke ,  Joseph Frank Cihula ,  Asit K. Mallick ,  James B. Crossland ,  Gilbert Neiger ,  Scott Dion Rodgers ,  Martin Guy Dixon ,  Mark Jay Charney ,  Jocob Gottlieb

IPC分类号： G06F9/30 ,  G06F12/02 ,  G06F9/302

CPC分类号： G06F9/3013 ,  G06F9/30105 ,  G06F9/30112 ,  G06F9/32 ,  G06F9/342 ,  G06F9/35 ,  G06F12/1441

摘要： A set of default registers of a processor are expanded into metadata registers on the processor of a computer system. The default registers having stored thereon data, while metadata which is related to the data is stored separately on the metadata registers.

摘要翻译： 一组处理器的默认寄存器被扩展到计算机系统的处理器上的元数据寄存器。 存储有数据的默认寄存器，而与数据相关的元数据分别存储在元数据寄存器上。

公开(公告)号：US07818808B1

公开(公告)日：2010-10-19

申请号：US09752134

申请日：2000-12-27

申请人： Gilbert Neiger ,  Stephen Chou ,  Erik Cota-Robles ,  Stalinselvaraj Jeyasingh ,  Alain Kagi ,  Michael Kozuch ,  Richard Uhlig

发明人： Gilbert Neiger ,  Stephen Chou ,  Erik Cota-Robles ,  Stalinselvaraj Jeyasingh ,  Alain Kagi ,  Michael Kozuch ,  Richard Uhlig

IPC分类号： G06F9/455 ,  G06F21/00

CPC分类号： G06F12/145 ,  G06F9/45558 ,  G06F2009/45583

摘要： In one embodiment, a processor mode is provided for guest software. The processor mode enables the guest software to operate at a privilege level intended by the guest software. When the guest software attempts to perform an operation restricted by the processor mode, the processor mode is exited to transfer control over the operation to a virtual-machine monitor, which runs outside this processor mode.

摘要翻译： 在一个实施例中，为客户软件提供处理器模式。 处理器模式使宾客软件能够以访客软件所规定的特权级别运行。 当客户软件尝试执行受处理器模式限制的操作时，退出处理器模式以将操作的控制转移到在该处理器模式之外运行的虚拟机监视器。

公开(公告)号：US07444493B2

公开(公告)日：2008-10-28

申请号：US10956198

申请日：2004-09-30

申请人： Ioannis Schoinas ,  Rajesh Madukkarumakumana ,  Gilbert Neiger ,  Richard Uhlig ,  Ku-jei King

发明人： Ioannis Schoinas ,  Rajesh Madukkarumakumana ,  Gilbert Neiger ,  Richard Uhlig ,  Ku-jei King

IPC分类号： G06F12/00 ,  G06F13/00

CPC分类号： G06F12/1009 ,  G06F12/1081 ,  G06F13/404

摘要： An embodiment of the present invention is a technique to perform address translation. A table structure is indexed by a source identifier of an input/output (I/O) transaction specifying a guest physical address and requested by an I/O device to map the I/O device to a domain assigned to the I/O device. An address translation structure translates the guest physical address to a host physical address corresponding to the I/O transaction.

摘要翻译： 本发明的一个实施例是一种执行地址转换的技术。 表结构由指定访客物理地址并由I / O设备请求的输入/输出（I / O）事务的源标识符索引，以将I / O设备映射到分配给I / O设备的域 。 地址转换结构将访客物理地址转换为对应于I / O事务的主机物理地址。

公开(公告)号：US07340582B2

公开(公告)日：2008-03-04

申请号：US10956630

申请日：2004-09-30

申请人： Rajesh Madukkarumukumana ,  Ioannis Schoinas ,  Ku-jei King ,  Balaji Vembu ,  Gilbert Neiger ,  Richard Uhlig

发明人： Rajesh Madukkarumukumana ,  Ioannis Schoinas ,  Ku-jei King ,  Balaji Vembu ,  Gilbert Neiger ,  Richard Uhlig

IPC分类号： G06F12/00 ,  G06F13/00

CPC分类号： G06F11/0712 ,  G06F11/073 ,  G06F11/0745 ,  G06F11/0793 ,  G06F12/1081

摘要： An embodiment of the present invention is a technique to process faults in a direct memory access address translation. A register set stores global control or status information for fault processing of a fault generated by an input/output (I/O) transaction requested by an I/O device. An address translation structure translates a guest physical address to a host physical address. The guest physical address corresponds to the I/O transaction and is mapped to a domain. The address translation structure has at least an entry associated with the domain and domain-specific control information for the fault processing.

摘要翻译： 本发明的一个实施例是一种在直接存储器访问地址转换中处理故障的技术。 寄存器组存储由I / O设备请求的输入/输出（I / O）事务产生的故障的故障处理的全局控制或状态信息。 地址转换结构将访客物理地址转换为主机物理地址。 访客物理地址对应于I / O事务，并映射到域。 地址转换结构至少具有与域相关联的条目和用于故障处理的特定于域的控制信息。