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    Method and apparatus for enhanced CMP planarization using surrounded dummy design
    2.
    发明授权
    Method and apparatus for enhanced CMP planarization using surrounded dummy design 有权
    使用包围的虚拟设计来增强CMP平坦化的方法和装置

    公开(公告)号：US07235424B2

    公开(公告)日：2007-06-26

    申请号：US11181433

    申请日：2005-07-14

    申请人： Hsien-Wei Chen ,  Hao-Yi Tsai ,  Hsueh-Chung Chen ,  Shin-Puu Jeng ,  Jian-Hong Lin ,  Chih-Tao Lin ,  Shih-Hsun Hsu

    发明人： Hsien-Wei Chen ,  Hao-Yi Tsai ,  Hsueh-Chung Chen ,  Shin-Puu Jeng ,  Jian-Hong Lin ,  Chih-Tao Lin ,  Shih-Hsun Hsu

    IPC分类号： H01L21/00

    CPC分类号： H01L21/3212 ,  H01L21/31053

    摘要： In one embodiment, the disclosure relates to a method and apparatus for inserting dummy patterns in sparsely populated portions of a metal layer. The dummy pattern counters the effects of variations of pattern density in a semiconductor layout which can cause uneven post-polish film thickness. An algorithm according to one embodiment of the disclosure determines the size and location of the dummy patterns based on the patterns in the metal layer by first surrounding the metal structure with small dummy pattern and then filling any remaining voids with large dummy patterns.

    摘要翻译： 在一个实施例中，本发明涉及一种用于在金属层的稀疏填充部分中插入虚拟图案的方法和装置。 虚拟图案反映了可能导致不均匀的后抛光膜厚度的半导体布局中的图案密度变化的影响。 根据本公开的一个实施例的算法基于金属层中的图案来确定虚拟图案的尺寸和位置，首先以小的虚拟图案围绕金属结构，然后用大的虚拟图案填充任何剩余的空隙。

    Method for designing interconnect for a new processing technology
    4.
    发明申请
    Method for designing interconnect for a new processing technology 审中-公开
    用于设计新加工技术的互连的方法

    公开(公告)号：US20070158835A1

    公开(公告)日：2007-07-12

    申请号：US11332566

    申请日：2006-01-12

    申请人： Jian-Hong Lin ,  Hsueh-Chung Chen ,  Yi-Lung Cheng ,  Ta-Wei Lee ,  Chih-Tao Lin ,  Jyh-Kang Ting ,  Lee-Chung Lu

    发明人： Jian-Hong Lin ,  Hsueh-Chung Chen ,  Yi-Lung Cheng ,  Ta-Wei Lee ,  Chih-Tao Lin ,  Jyh-Kang Ting ,  Lee-Chung Lu

    IPC分类号： H01L23/48

    CPC分类号： H01L23/5226 ,  H01L2924/0002 ,  H01L2924/00

    摘要： A method is disclosed for determining a size of an interconnect between a first and a second conductor respectively in two layers of an integrated circuit while scaling from a reference processing technology to a predetermined processing technology. The method comprises selecting a set of design rules for the conductors based on the predetermined processing technology, determining a length of a first side of a rectangular cross sectional area of the interconnect based on the design rules and a scaling rule for scaling such a length from the reference processing technology to the predetermined processing technology, and determining a length of a second side of the cross sectional area of the interconnect for compensating an increase of a resistance of the interconnect due to the scaling from the reference processing technology to the predetermined processing technology.

    摘要翻译： 公开了一种用于在从参考处理技术缩放到预定处理技术的同时，分别在集成电路的两层中确定第一和第二导体之间的互连尺寸的方法。 该方法包括基于预定的处理技术来选择一组导体的设计规则，基于设计规则确定互连的矩形横截面积的第一侧的长度，以及用于缩放这种长度的缩放规则 将参考处理技术应用于预定处理技术，以及确定互连横截面积的第二侧的长度，以补偿由于从参考处理技术到预定处理技术的缩放而导致的互连电阻的增加 。