公开(公告)号：US07814383B2

公开(公告)日：2010-10-12

申请号：US11251664

申请日：2005-10-17

申请人： Subhasish Mitra ,  Kee Sup Kim

发明人： Subhasish Mitra ,  Kee Sup Kim

IPC分类号： G01R31/28 ,  G06F17/50

CPC分类号： G01R31/318566 ,  G01R31/3172 ,  G01R31/318547

摘要： Circuit responses to a stimulus may be compacted, decreasing the number of pin outs, without increasing the circuit element length, using a compactor. In accordance with one embodiment of the present invention, errors may be detected in scan chains used for integrated circuit testing. The number of outputs applied to output pins or other connectors may be substantially decreased, resulting in cost savings.

摘要翻译： 对于刺激的电路响应可能被压缩，使用压实器减少引脚数，而不增加电路元件的长度。 根据本发明的一个实施例，可以在用于集成电路测试的扫描链中检测到错误。 施加到输出引脚或其他连接器的输出的数量可以显着减少，从而节省成本。

公开(公告)号：US07278074B2

公开(公告)日：2007-10-02

申请号：US11044826

申请日：2005-01-26

申请人： Subhasish Mitra ,  Ming Zhang ,  Tak M. Mak ,  Quan Shi ,  Kee Sup Kim

发明人： Subhasish Mitra ,  Ming Zhang ,  Tak M. Mak ,  Quan Shi ,  Kee Sup Kim

IPC分类号： G01R31/28

CPC分类号： G01R31/318541

摘要： In one embodiment, an apparatus includes a system circuit adapted to generate at a first output terminal a first output signal in response to a data input signal and at least one system clock signal; a shadow circuit adapted to generate at a second output terminal a second output signal in response the data input signal and the at least one system clock signal; and an output joining circuit coupled to at least the first output terminal and the second output terminal.

摘要翻译： 在一个实施例中，一种装置包括适于在第一输出端产生响应于数据输入信号和至少一个系统时钟信号的第一输出信号的系统电路; 阴影电路，其适于在第二输出端产生响应于所述数据输入信号和所述至少一个系统时钟信号的第二输出信号; 以及耦合到至少第一输出端子和第二输出端子的输出接合电路。

公开(公告)号：US20130086536A1

公开(公告)日：2013-04-04

申请号：US13616507

申请日：2012-09-14

申请人： WOOK KIM ,  HYUNG OCK KIM ,  JUNG YUN CHOI ,  KEE SUP KIM ,  HYO SIG WON

发明人： WOOK KIM ,  HYUNG OCK KIM ,  JUNG YUN CHOI ,  KEE SUP KIM ,  HYO SIG WON

IPC分类号： G06F17/50

CPC分类号： G06F17/5081 ,  G06F2217/12 ,  Y02P90/265

摘要： A method of constructing a standard cell library for double patterning lithography (DPL) includes dividing a standard cell into a first region determined not to have an interaction with an adjacent outer cell and a second region that is likely to have such an interaction, generating data representative of DPL patterns corresponding to the first and second regions, and generating a standard cell library made up of the data. The library is then accessed and used to form a DPL mask. The DPL mask can be used to form a pattern on a substrate made up of a layout of cells in which the pattern of the standard cell is duplicated at several locations in the layout.

摘要翻译： 构建用于双重图案化光刻（DPL）的标准单元库的方法包括将标准单元划分成确定为不与相邻外单元相互作用的第一区域和可能具有这种相互作用的第二区域，生成数据 代表对应于第一和第二区域的DPL模式，以及生成由数据组成的标准单元库。 然后，库被访问并用于形成DPL掩码。 DPL掩模可用于在由其中在布局中的多个位置处复制标准单元的图案的单元布局构成的基板上形成图案。

公开(公告)号：US07574640B2

公开(公告)日：2009-08-11

申请号：US10656013

申请日：2003-09-05

申请人： Subhasish Mitra ,  Kee Sup Kim

发明人： Subhasish Mitra ,  Kee Sup Kim

IPC分类号： G01R31/28

CPC分类号： G01R31/318547

摘要： A compactor has a reduced number of outputs and the ability to handle a higher number of errors and unknown logic values. The procedure for designing the matrix and the resulting compactor involves determining the number of unknown logic values that may be encountered and adding columns to the compactor matrix based on the number of errors. Basically, the number of possible combinations of scan in lines is determined. Then, additional columns are added for each possible combination of scan in lines. The number of columns that are added for each combination of scan in lines is equal to the number of errors plus one in one embodiment.

摘要翻译： 压实机具有减少的输出数量和处理更多数量的错误和未知逻辑值的能力。 设计矩阵和产生的压实机的过程涉及确定可能遇到的未知逻辑值的数量，并且基于错误数量向压实器矩阵添加列。 基本上，确定线中扫描的可能组合的数量。 然后，为行中扫描的每种可能组合添加其他列。 为行中的扫描的每个组合添加的列数等于错误数量加上一个实施例中的列数。

公开(公告)号：US07240260B2

公开(公告)日：2007-07-03

申请号：US10317605

申请日：2002-12-11

申请人： Subhasish Mitra ,  Kee Sup Kim

发明人： Subhasish Mitra ,  Kee Sup Kim

IPC分类号： G01R31/3183 ,  G01R31/316

CPC分类号： G01R31/318547

摘要： In one embodiment, a method is provided. In the method of this embodiment, a stimulus signal set may be generated and supplied, as input, to first circuitry. Each respective stimulus signal in the stimulus signal set may be generated based at least in part upon a respective non-null subset of an input signal set. No two respective stimulus signals in the stimulus signal set may be generated based upon the same respective non-null subset of the input signal set. The stimulus signal set may include a respective number of stimulus signals that is greater than a respective number of input signals in the input signal set. Of course, many modifications, variations, and alternatives are possible without departing from the method of this embodiment.

摘要翻译： 在一个实施例中，提供了一种方法。 在本实施例的方法中，可以产生刺激信号组并作为输入提供给第一电路。 可以至少部分地基于输入信号组的相应非零子集来生成刺激信号组中的各个刺激信号。 基于输入信号组的相同的非零子集，可以在刺激信号组中不产生两个相应的刺激信号。 刺激信号组可以包括大于输入信号组中相应数量的输入信号的相应数量的激励信号。 当然，在不脱离本实施例的方法的情况下，可以进行许多修改，变化和替代。

公开(公告)号：US20140032949A1

公开(公告)日：2014-01-30

申请号：US13948691

申请日：2013-07-23

申请人： Hyungock KIM ,  Wook KIM ,  Jun SEOMUN ,  Chungki OH ,  JaeHan JEON ,  Kyungtae DO ,  JungYun CHOI ,  Hyosig WON ,  Kee Sup KIM

发明人： Hyungock KIM ,  Wook KIM ,  Jun SEOMUN ,  Chungki OH ,  JaeHan JEON ,  Kyungtae DO ,  JungYun CHOI ,  Hyosig WON ,  Kee Sup KIM

IPC分类号： G06F1/32

CPC分类号： G06F1/3206 ,  G05D23/1919 ,  G06F1/20 ,  G06F1/324 ,  Y02D10/126

摘要： A temperature control method of a semiconductor device is provided. The temperature control method includes detecting a temperature of the semiconductor device; activating a reverse body biasing operation in which a body bias voltage applied to a function block of the semiconductor device is regulated, when the detected temperature is greater than a first temperature level; and activating a thermal throttling operation in which at least one of a frequency of a driving clock provided to a function block of the semiconductor device and a driving voltage applied to the function block of the semiconductor device is regulated, when the detected temperature is greater than a second temperature level that is different than the first temperature level.

摘要翻译： 提供了一种半导体器件的温度控制方法。 温度控制方法包括检测半导体器件的温度; 当检测到的温度大于第一温度水平时，激活施加到半导体器件的功能块的体偏置电压的反向体偏置操作; 以及激活热调节操作，其中当检测到的温度大于所述热节流操作时，提供给所述半导体器件的功能块的驱动时钟的频率中的至少一个和施加到所述半导体器件的功能块的驱动电压被调节 与第一温度水平不同的第二温度水平。

公开(公告)号：US20130185692A1

公开(公告)日：2013-07-18

申请号：US13626121

申请日：2012-09-25

申请人： Hyung-Ock KIM ,  Jae-Han JEON ,  Jung-Yun CHOI ,  Kee-Sup KIM ,  Hyo-Sig WON

发明人： Hyung-Ock KIM ,  Jae-Han JEON ,  Jung-Yun CHOI ,  Kee-Sup KIM ,  Hyo-Sig WON

IPC分类号： G06F17/50

CPC分类号： G06F17/5031 ,  G06F17/5045 ,  G06F2217/84 ,  H01L27/0207

摘要： In a method of designing a system-on-chip including a tapless standard cell to which body biasing is applied, a slow corner timing parameter is adjusted to increase a slow corner of an operating speed distribution for the system-on-chip by reflecting forward body biasing, and a fast corner timing parameter is adjusted to decrease a fast corner of the operating speed distribution for the system-on-chip by reflecting reverse body biasing. The system-on-chip including the tapless standard cell is implemented based on the adjusted slow corner timing parameter corresponding to the increased slow corner and the adjusted fast corner timing parameter corresponding to the decreased fast corner. The slow corner timing parameter corresponds to a lowest value of an operating speed design window of the system-on-chip, and, the fast corner timing parameter corresponds to a highest value of the operating speed design window of the system-on-chip.

摘要翻译： 在设计片上系统的方法中，包括应用了身体偏置的无电话标准单元，通过反转向前的方式，调整慢转角定时参数以增加片上系统的运行速度分布的缓慢的转角 主体偏置和快速转角定时参数被调整，以通过反射反向主体偏置来减小片上系统的运行速度分布的快速转角。 基于对应于增加的慢转角的调整的慢转角定时参数和对应于减小的快速拐角的经调整的快速角定时参数，实现包括无tapless标准单元的片上系统。 慢转角定时参数对应于片上系统的运行速度设计窗口的最低值，快速转角定时参数对应于片上系统的运行速度设计窗口的最高值。

公开(公告)号：US07523371B2

公开(公告)日：2009-04-21

申请号：US11218979

申请日：2005-09-02

申请人： Subhasish Mitra ,  Ming Zhang ,  Kee Sup Kim

发明人： Subhasish Mitra ,  Ming Zhang ,  Kee Sup Kim

IPC分类号： G01R31/28 ,  G06F7/02 ,  G06F13/00

CPC分类号： G01R31/318536 ,  G01R31/318525

摘要： In one embodiment, an apparatus is provide with a combinational logic circuit to generate a data input signal; a delay element, coupled to the combinational logic circuit, to provide a delayed data input signal in response to the data input signal. Additionally, the apparatus is provided with a system bistable circuit, coupled to the combinational logic circuit, to generate a system bistable signal in response to at least the data input signal; a shadow bistable circuit, coupled to the delay element, to generate a shadow bistable signal in response to at least the delayed data input signal. Further, the apparatus is provided with an output joining circuit, coupled to the system and the shadow bistable circuits, to provide a data output signal in response to the system and the shadow bistable signals.

摘要翻译： 在一个实施例中，设备提供组合逻辑电路以产生数据输入信号; 耦合到组合逻辑电路的延迟元件，以响应于数据输入信号提供延迟的数据输入信号。 另外，该装置设置有耦合到组合逻辑电路的系统双稳态电路，以响应于至少数据输入信号产生系统双稳态信号; 耦合到延迟元件的阴影双稳态电路，以响应于至少延迟的数据输入信号产生阴影双稳态信号。 此外，该装置设置有耦合到系统和阴影双稳态电路的输出接合电路，以响应于系统和阴影双稳态信号提供数据输出信号。

公开(公告)号：US07185253B2

公开(公告)日：2007-02-27

申请号：US10107628

申请日：2002-03-27

申请人： Subhasish Mitra ,  Kee Sup Kim

发明人： Subhasish Mitra ,  Kee Sup Kim

IPC分类号： G01R31/28 ,  G06F17/50

CPC分类号： G01R31/318566 ,  G01R31/3172 ,  G01R31/318547

摘要： Circuit responses to a stimulus may be compacted, decreasing the number of pin outs, without increasing the circuit element length, using a compactor. In accordance with one embodiment of the present invention, errors may be detected in scan chains used for integrated circuit testing. The number of outputs applied to output pins or other connectors may be substantially decreased, resulting in cost savings.

摘要翻译： 对于刺激的电路响应可能被压缩，使用压实器减少引脚数，而不增加电路元件的长度。 根据本发明的一个实施例，可以在用于集成电路测试的扫描链中检测到错误。 施加到输出引脚或其他连接器的输出的数量可以显着减少，从而节省成本。

公开(公告)号：US06918074B2

公开(公告)日：2005-07-12

申请号：US10187474

申请日：2002-06-28

申请人： Kee Sup Kim ,  Shyang-Tai Sean Su ,  Adarsh Kalliat ,  Ajith Prasad

发明人： Kee Sup Kim ,  Shyang-Tai Sean Su ,  Adarsh Kalliat ,  Ajith Prasad

IPC分类号： G01R31/28 ,  G01R31/3177 ,  G01R31/3187 ,  G01R31/3193 ,  G06F11/00 ,  G06F11/267

CPC分类号： G06F11/267

摘要： A testing device uses an input signature register to conduct “at speed” testing of asynchronous circuit responses in an effort to determine the operability of a monitored circuit. Upon receiving an enable signal, the input signature register quickly measures, compresses, and transmits the tested circuit responses so that the responses can be compared with a set of anticipated responses to determine whether the circuit is functioning properly. The enabled input signature register, such as a MISR or a SISR, generates an output signature, which contains the compressed responses of the monitored circuit and helps the testing device analyze circuit performance.

摘要翻译： 测试设备使用输入签名寄存器对异步电路响应进行“速度”测试，以确定被监视电路的可操作性。 一旦接收到使能信号，输入签名寄存器将快速测量，压缩和发送所测试的电路响应，使得可以将响应与一组预期响应进行比较，以确定电路是否正常工作。 启用的输入签名寄存器（如MISR或SISR）生成输出签名，其包含受监控电路的压缩响应，并帮助测试设备分析电路性能。