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    System and method for maintaining a layer 2 modification buffer
    2.
    发明授权
    System and method for maintaining a layer 2 modification buffer 失效
    用于维护第2层修改缓冲区的系统和方法

    公开(公告)号：US07583588B2

    公开(公告)日：2009-09-01

    申请号：US11099530

    申请日：2005-04-06

    申请人： Michael J. Bowes ,  Eric A. Baden ,  John Jeffrey Dull ,  Curt McDowell

    发明人： Michael J. Bowes ,  Eric A. Baden ,  John Jeffrey Dull ,  Curt McDowell

    IPC分类号： H04L12/26 ,  G06F15/177

    CPC分类号： H04L49/3072 ,  H04L49/201 ,  H04L49/3009 ,  H04L49/351 ,  H04L49/508

    摘要： A network device for processing packets. The network devices includes a ingress module for performing lookups for layer 2 switching and performing operations for maintaining a layer 2 table. When the ingress module updates the layer 2 table, the ingress module records the operation performed on the layer 2 table in a modification buffer. Entries are added to the modification buffer when the layer 2 table is modified and in the order in which the layer 2 table was modified. The network device thus enables reconstruction of the layer 2 table by performing the operations in the modification buffer.

    摘要翻译： 用于处理数据包的网络设备。 网络设备包括用于执行用于层2切换的查找并执行维护层2表的操作的入口模块。 当入口模块更新第2层表时，入口模块将修改缓冲区中的第2层表上执行的操作记录下来。 当修改第2层表时，按照修改第2层表的顺序将条目添加到修改缓冲区。 因此，通过执行修改缓冲器中的操作，网络设备能够重构第2层。

    Direct memory access channel architecture and method for reception of network information
    3.
    发明授权
    Direct memory access channel architecture and method for reception of network information 失效
    直接存储器访问通道架构和接收网络信息的方法

    公开(公告)号：US5805927A

    公开(公告)日：1998-09-08

    申请号：US936806

    申请日：1997-09-24

    申请人： Michael J. Bowes ,  Brian A. Childers

    发明人： Michael J. Bowes ,  Brian A. Childers

    IPC分类号： G06F13/12 ,  H04L12/56 ,  G06F13/10

    CPC分类号： G06F13/128

    摘要： An ethernet receive channel, corresponding to an ethernet controller, is contained within a direct memory access (DMA) controller. The DMA controller is connected to the CPU bus of a computer system through a bus interface and is also connected to an I/O bus, which is coupled to one or more I/O controllers, including an ethernet controller. The ethernet receive channel contains a buffer and multiple register sets storing the number of packets to be received for a particular DMA transfer, the address where the next byte of the incoming ethernet packet will be written in memory, and control information for the transfer. The address registers are initially programmed with the starting location for the transfer in main memory, which correspond to segments within chains of contiguous physical memory. During a transfer, the address registers are updated to contain the location where the next portion of the incoming ethernet packet will be written in memory.

    摘要翻译： 对应于以太网控制器的以太网接收通道包含在直接存储器访问（DMA）控制器中。 DMA控制器通过总线接口连接到计算机系统的CPU总线，并且还连接到I / O总线，I / O总线耦合到一个或多个I / O控制器，包括以太网控制器。 以太网接收通道包含一个缓冲区和多个寄存器组，用于存储要为特定DMA传输接收的数据包数量，传入以太网数据包的下一个字节将写入存储器的地址以及传输的控制信息。 地址寄存器最初用主存储器中的传输的起始位置进行编程，这对应于连续物理存储器链中的段。 在传输期间，地址寄存器被更新为包含传入以太网数据包的下一部分将被写入存储器的位置。

    Dual bus concurrent multi-channel direct memory access controller and method
    4.
    发明授权
    Dual bus concurrent multi-channel direct memory access controller and method 失效
    双总线并发多通道直接存储器访问控制器和方法

    公开(公告)号：US5828856A

    公开(公告)日：1998-10-27

    申请号：US621200

    申请日：1996-03-21

    申请人： Michael J. Bowes ,  Brian A. Childers

    发明人： Michael J. Bowes ,  Brian A. Childers

    IPC分类号： G06F13/28 ,  G06F13/00

    CPC分类号： G06F13/28

    摘要： A direct memory access (DMA) controller is connected to the CPU bus of a computer system through a bus interface and is also connected to an I/O bus, which is coupled to one or more I/O controllers. Multiple channels, each corresponding to a particular I/O controller, are contained within the DMA controller. The DMA controller controls DMA transfers between the I/O controllers and the main memory of the system and allows multiple transfers to occur concurrently. The DMA controller controls transfers in part through a first arbiter which arbitrates requests for access to the CPU bus coming from the DMA channels and a second arbiter which arbitrates requests for access to the I/O bus coming from the DMA channels and the CPU.

    摘要翻译： 直接存储器访问（DMA）控制器通过总线接口连接到计算机系统的CPU总线，并且还连接到耦合到一个或多个I / O控制器的I / O总线。 每个对应于特定I / O控制器的多个通道都包含在DMA控制器中。 DMA控制器控制I / O控制器和系统主存储器之间的DMA传输，并允许同时发生多个传输。 DMA控制器通过第一仲裁器来控制传输，仲裁器对来自DMA通道的CPU总线的访问请求进行仲裁，第二仲裁器仲裁访问来自DMA通道和CPU的I / O总线的请求。

    DMA controller having a plurality of DMA channels each having multiple register sets storing different information controlling respective data transfer
    5.
    发明授权
    DMA controller having a plurality of DMA channels each having multiple register sets storing different information controlling respective data transfer 失效
    DMA控制器具有多个DMA通道，每个DMA通道具有多个存储控制相应数据传输的不同信息的寄存器组

    公开(公告)号：US5655151A

    公开(公告)日：1997-08-05

    申请号：US189132

    申请日：1994-01-28

    申请人： Michael J. Bowes ,  Brian A. Childers

    发明人： Michael J. Bowes ,  Brian A. Childers

    IPC分类号： G06F13/28 ,  G06F13/00

    CPC分类号： G06F13/28

    摘要： A direct memory access (DMA) controller is connected with the CPU bus of a computer system through a bus interface and also to an I/O bus, which is connectable to one or more I/O controllers. The DMA controller contains multiple channels, each corresponding to a particular I/O controller, which are coupled to both the bus interface and the I/O bus. Each of the channels contains at least one register set storing information for the transfer and a data buffer holding the data during a transfer between the I/O bus and the CPU bus.

    摘要翻译： 直接存储器访问（DMA）控制器通过总线接口和计算机系统的CPU总线连接到可连接到一个或多个I / O控制器的I / O总线。 DMA控制器包含多个通道，每个通道对应于特定的I / O控制器，它们耦合到总线接口和I / O总线。 每个通道包含至少一个存储用于传送信息的寄存器组和在I / O总线和CPU总线之间的传送期间保存数据的数据缓冲器。

    Pipeline architecture of a network device
    7.
    发明授权
    Pipeline architecture of a network device 有权
    网络设备的管道架构

    公开(公告)号：US08000324B2

    公开(公告)日：2011-08-16

    申请号：US11100537

    申请日：2005-04-07

    申请人： Anupam Anand ,  John Jeffrey Dull ,  Eric A. Baden ,  Michael J. Bowes

    发明人： Anupam Anand ,  John Jeffrey Dull ,  Eric A. Baden ,  Michael J. Bowes

    IPC分类号： H04L12/56

    CPC分类号： H04L49/90

    摘要： A network device for processing packets. The network device includes an ingress module for performing switching functions on an incoming packet. The network device also includes a memory management unit for storing packets and performing resource checks on each packet and an egress module for performing packet modification and transmitting the packet to an appropriate destination port. Each of the ingress module, memory management unit and egress module includes multiple cycles for processing instructions and each of the ingress module, memory management unit and egress module processes one packet every clock cycle.

    摘要翻译： 用于处理数据包的网络设备。 网络设备包括用于对输入分组执行切换功能的入口模块。 网络设备还包括用于存储分组并对每个分组执行资源检查的存储器管理单元和用于执行分组修改并将分组发送到适当的目的地端口的出口模块。 入口模块，存储器管理单元和出口模块中的每一个包括用于处理指令的多个周期，并且入口模块，存储器管理单元和出口模块中的每一个每个时钟周期处理一个分组。

    System and method for maintaining a layer 2 modification buffer
    8.
    发明授权
    System and method for maintaining a layer 2 modification buffer 有权
    用于维护第2层修改缓冲区的系统和方法

    公开(公告)号：US07986616B2

    公开(公告)日：2011-07-26

    申请号：US12535739

    申请日：2009-08-05

    申请人： Michael J. Bowes ,  Eric A. Baden ,  John J. Dull ,  Curt McDowell

    发明人： Michael J. Bowes ,  Eric A. Baden ,  John J. Dull ,  Curt McDowell

    IPC分类号： H04L12/26 ,  G06F15/177 ,  G06F7/00

    CPC分类号： H04L49/3072 ,  H04L49/201 ,  H04L49/3009 ,  H04L49/351 ,  H04L49/508

    摘要： A network device for processing packets. The network devices includes a ingress module for performing lookups for layer 2 switching and performing operations for maintaining a layer 2 table. When the ingress module updates the layer 2 table, the ingress module records the operation performed on the layer 2 table in a modification buffer. Entries are added to the modification buffer when the layer 2 table is modified and in the order in which the layer 2 table was modified. The network device thus enables reconstruction of the layer 2 table by performing the operations in the modification buffer.

    摘要翻译： 用于处理数据包的网络设备。 网络设备包括用于执行用于层2切换的查找并执行维护层2表的操作的入口模块。 当入口模块更新第2层表时，入口模块将修改缓冲区中的第2层表上执行的操作记录下来。 当修改第2层表时，按照修改第2层表的顺序将条目添加到修改缓冲区。 因此，通过执行修改缓冲器中的操作，网络设备能够重构第2层。

    SYSTEM AND METHOD FOR MAINTAINING A LAYER 2 MODIFICATION BUFFER
    9.
    发明申请
    SYSTEM AND METHOD FOR MAINTAINING A LAYER 2 MODIFICATION BUFFER 有权
    用于维护层2修改缓冲器的系统和方法

    公开(公告)号：US20100195645A1

    公开(公告)日：2010-08-05

    申请号：US12535739

    申请日：2009-08-05

    申请人： Michael J. Bowes ,  Eric A. Baden ,  John Jeffrey Dull ,  Curt McDowell

    发明人： Michael J. Bowes ,  Eric A. Baden ,  John Jeffrey Dull ,  Curt McDowell

    IPC分类号： H04L12/56

    CPC分类号： H04L49/3072 ,  H04L49/201 ,  H04L49/3009 ,  H04L49/351 ,  H04L49/508

    摘要： A network device for processing packets. The network devices includes a ingress module for performing lookups for layer 2 switching and performing operations for maintaining a layer 2 table. When the ingress module updates the layer 2 table, the ingress module records the operation performed on the layer 2 table in a modification buffer. Entries are added to the modification buffer when the layer 2 table is modified and in the order in which the layer 2 table was modified. The network device thus enables reconstruction of the layer 2 table by performing the operations in the modification buffer.

    摘要翻译： 用于处理数据包的网络设备。 网络设备包括用于执行用于层2切换的查找并执行维护层2表的操作的入口模块。 当入口模块更新第2层表时，入口模块将修改缓冲区中的第2层表上执行的操作记录下来。 当修改第2层表时，按照修改第2层表的顺序将条目添加到修改缓冲区。 因此，通过执行修改缓冲器中的操作，网络设备能够重构第2层。