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    System and method for maintaining a layer 2 modification buffer
    1.
    发明授权
    System and method for maintaining a layer 2 modification buffer 失效
    用于维护第2层修改缓冲区的系统和方法

    公开(公告)号：US07583588B2

    公开(公告)日：2009-09-01

    申请号：US11099530

    申请日：2005-04-06

    申请人： Michael J. Bowes ,  Eric A. Baden ,  John Jeffrey Dull ,  Curt McDowell

    发明人： Michael J. Bowes ,  Eric A. Baden ,  John Jeffrey Dull ,  Curt McDowell

    IPC分类号： H04L12/26 ,  G06F15/177

    CPC分类号： H04L49/3072 ,  H04L49/201 ,  H04L49/3009 ,  H04L49/351 ,  H04L49/508

    摘要： A network device for processing packets. The network devices includes a ingress module for performing lookups for layer 2 switching and performing operations for maintaining a layer 2 table. When the ingress module updates the layer 2 table, the ingress module records the operation performed on the layer 2 table in a modification buffer. Entries are added to the modification buffer when the layer 2 table is modified and in the order in which the layer 2 table was modified. The network device thus enables reconstruction of the layer 2 table by performing the operations in the modification buffer.

    摘要翻译： 用于处理数据包的网络设备。 网络设备包括用于执行用于层2切换的查找并执行维护层2表的操作的入口模块。 当入口模块更新第2层表时，入口模块将修改缓冲区中的第2层表上执行的操作记录下来。 当修改第2层表时，按照修改第2层表的顺序将条目添加到修改缓冲区。 因此，通过执行修改缓冲器中的操作，网络设备能够重构第2层。

    SYSTEM AND METHOD FOR MAINTAINING A LAYER 2 MODIFICATION BUFFER
    2.
    发明申请
    SYSTEM AND METHOD FOR MAINTAINING A LAYER 2 MODIFICATION BUFFER 有权
    用于维护层2修改缓冲器的系统和方法

    公开(公告)号：US20100195645A1

    公开(公告)日：2010-08-05

    申请号：US12535739

    申请日：2009-08-05

    申请人： Michael J. Bowes ,  Eric A. Baden ,  John Jeffrey Dull ,  Curt McDowell

    发明人： Michael J. Bowes ,  Eric A. Baden ,  John Jeffrey Dull ,  Curt McDowell

    IPC分类号： H04L12/56

    CPC分类号： H04L49/3072 ,  H04L49/201 ,  H04L49/3009 ,  H04L49/351 ,  H04L49/508

    摘要： A network device for processing packets. The network devices includes a ingress module for performing lookups for layer 2 switching and performing operations for maintaining a layer 2 table. When the ingress module updates the layer 2 table, the ingress module records the operation performed on the layer 2 table in a modification buffer. Entries are added to the modification buffer when the layer 2 table is modified and in the order in which the layer 2 table was modified. The network device thus enables reconstruction of the layer 2 table by performing the operations in the modification buffer.

    摘要翻译： 用于处理数据包的网络设备。 网络设备包括用于执行用于层2切换的查找并执行维护层2表的操作的入口模块。 当入口模块更新第2层表时，入口模块将修改缓冲区中的第2层表上执行的操作记录下来。 当修改第2层表时，按照修改第2层表的顺序将条目添加到修改缓冲区。 因此，通过执行修改缓冲器中的操作，网络设备能够重构第2层。

    Pipeline architecture of a network device
    3.
    发明授权
    Pipeline architecture of a network device 有权
    网络设备的管道架构

    公开(公告)号：US08000324B2

    公开(公告)日：2011-08-16

    申请号：US11100537

    申请日：2005-04-07

    申请人： Anupam Anand ,  John Jeffrey Dull ,  Eric A. Baden ,  Michael J. Bowes

    发明人： Anupam Anand ,  John Jeffrey Dull ,  Eric A. Baden ,  Michael J. Bowes

    IPC分类号： H04L12/56

    CPC分类号： H04L49/90

    摘要： A network device for processing packets. The network device includes an ingress module for performing switching functions on an incoming packet. The network device also includes a memory management unit for storing packets and performing resource checks on each packet and an egress module for performing packet modification and transmitting the packet to an appropriate destination port. Each of the ingress module, memory management unit and egress module includes multiple cycles for processing instructions and each of the ingress module, memory management unit and egress module processes one packet every clock cycle.

    摘要翻译： 用于处理数据包的网络设备。 网络设备包括用于对输入分组执行切换功能的入口模块。 网络设备还包括用于存储分组并对每个分组执行资源检查的存储器管理单元和用于执行分组修改并将分组发送到适当的目的地端口的出口模块。 入口模块，存储器管理单元和出口模块中的每一个包括用于处理指令的多个周期，并且入口模块，存储器管理单元和出口模块中的每一个每个时钟周期处理一个分组。

    System and method for maintaining a layer 2 modification buffer
    4.
    发明授权
    System and method for maintaining a layer 2 modification buffer 有权
    用于维护第2层修改缓冲区的系统和方法

    公开(公告)号：US07986616B2

    公开(公告)日：2011-07-26

    申请号：US12535739

    申请日：2009-08-05

    申请人： Michael J. Bowes ,  Eric A. Baden ,  John J. Dull ,  Curt McDowell

    发明人： Michael J. Bowes ,  Eric A. Baden ,  John J. Dull ,  Curt McDowell

    IPC分类号： H04L12/26 ,  G06F15/177 ,  G06F7/00

    CPC分类号： H04L49/3072 ,  H04L49/201 ,  H04L49/3009 ,  H04L49/351 ,  H04L49/508

    摘要： A network device for processing packets. The network devices includes a ingress module for performing lookups for layer 2 switching and performing operations for maintaining a layer 2 table. When the ingress module updates the layer 2 table, the ingress module records the operation performed on the layer 2 table in a modification buffer. Entries are added to the modification buffer when the layer 2 table is modified and in the order in which the layer 2 table was modified. The network device thus enables reconstruction of the layer 2 table by performing the operations in the modification buffer.

    摘要翻译： 用于处理数据包的网络设备。 网络设备包括用于执行用于层2切换的查找并执行维护层2表的操作的入口模块。 当入口模块更新第2层表时，入口模块将修改缓冲区中的第2层表上执行的操作记录下来。 当修改第2层表时，按照修改第2层表的顺序将条目添加到修改缓冲区。 因此，通过执行修改缓冲器中的操作，网络设备能够重构第2层。

    Dual bus concurrent multi-channel direct memory access controller and method
    5.
    发明授权
    Dual bus concurrent multi-channel direct memory access controller and method 失效
    双总线并发多通道直接存储器访问控制器和方法

    公开(公告)号：US5828856A

    公开(公告)日：1998-10-27

    申请号：US621200

    申请日：1996-03-21

    申请人： Michael J. Bowes ,  Brian A. Childers

    发明人： Michael J. Bowes ,  Brian A. Childers

    IPC分类号： G06F13/28 ,  G06F13/00

    CPC分类号： G06F13/28

    摘要： A direct memory access (DMA) controller is connected to the CPU bus of a computer system through a bus interface and is also connected to an I/O bus, which is coupled to one or more I/O controllers. Multiple channels, each corresponding to a particular I/O controller, are contained within the DMA controller. The DMA controller controls DMA transfers between the I/O controllers and the main memory of the system and allows multiple transfers to occur concurrently. The DMA controller controls transfers in part through a first arbiter which arbitrates requests for access to the CPU bus coming from the DMA channels and a second arbiter which arbitrates requests for access to the I/O bus coming from the DMA channels and the CPU.

    摘要翻译： 直接存储器访问（DMA）控制器通过总线接口连接到计算机系统的CPU总线，并且还连接到耦合到一个或多个I / O控制器的I / O总线。 每个对应于特定I / O控制器的多个通道都包含在DMA控制器中。 DMA控制器控制I / O控制器和系统主存储器之间的DMA传输，并允许同时发生多个传输。 DMA控制器通过第一仲裁器来控制传输，仲裁器对来自DMA通道的CPU总线的访问请求进行仲裁，第二仲裁器仲裁访问来自DMA通道和CPU的I / O总线的请求。

    DMA controller having a plurality of DMA channels each having multiple register sets storing different information controlling respective data transfer
    6.
    发明授权
    DMA controller having a plurality of DMA channels each having multiple register sets storing different information controlling respective data transfer 失效
    DMA控制器具有多个DMA通道，每个DMA通道具有多个存储控制相应数据传输的不同信息的寄存器组

    公开(公告)号：US5655151A

    公开(公告)日：1997-08-05

    申请号：US189132

    申请日：1994-01-28

    申请人： Michael J. Bowes ,  Brian A. Childers

    发明人： Michael J. Bowes ,  Brian A. Childers

    IPC分类号： G06F13/28 ,  G06F13/00

    CPC分类号： G06F13/28

    摘要： A direct memory access (DMA) controller is connected with the CPU bus of a computer system through a bus interface and also to an I/O bus, which is connectable to one or more I/O controllers. The DMA controller contains multiple channels, each corresponding to a particular I/O controller, which are coupled to both the bus interface and the I/O bus. Each of the channels contains at least one register set storing information for the transfer and a data buffer holding the data during a transfer between the I/O bus and the CPU bus.

    摘要翻译： 直接存储器访问（DMA）控制器通过总线接口和计算机系统的CPU总线连接到可连接到一个或多个I / O控制器的I / O总线。 DMA控制器包含多个通道，每个通道对应于特定的I / O控制器，它们耦合到总线接口和I / O总线。 每个通道包含至少一个存储用于传送信息的寄存器组和在I / O总线和CPU总线之间的传送期间保存数据的数据缓冲器。

    Network switch with high-speed serializing/deserializing hazard-free double data rate switch
    8.
    发明授权
    Network switch with high-speed serializing/deserializing hazard-free double data rate switch 有权
    网络交换机具有高速串行/反串行无危险的双数据速率开关

    公开(公告)号：US07366208B2

    公开(公告)日：2008-04-29

    申请号：US11034246

    申请日：2005-01-13

    申请人： Michael J. Bowes

    发明人： Michael J. Bowes

    IPC分类号： H04L12/56

    CPC分类号： H04L47/10 ,  H04L12/5601 ,  H04L12/6402 ,  H04L12/6418 ,  H04L47/13 ,  H04L47/2408 ,  H04L47/2433 ,  H04L47/2441 ,  H04L47/2458 ,  H04L47/32 ,  H04L49/201 ,  H04L49/254 ,  H04L49/30 ,  H04L49/351 ,  H04L49/352 ,  H04L2012/5672 ,  H04L2012/6408 ,  H04L2012/6464 ,  H04L2012/6472 ,  H04L2012/6481

    摘要： A network switch for switching packets from a source to a destination includes a source port for receiving an incoming packet from a source, a destination port which contains a path to a destination for the packet, and a filter unit for constructing and applying a filter to selected fields of the incoming packet. The filter unit further includes filtering logic for selecting desired fields of the incoming packet and copying selected field information therefrom. The filtering logic also constructs a field value based upon the selected fields, and applies a plurality stored field masks on the field value. The switch additionally includes a rules table which contains a plurality of rules therein. The filtering logic is configured to perform lookups of the rules table in order to determine actions which must be taken based upon the result of a comparison between the field value and the stored filter masks and the rules table lookup.

    摘要翻译： 用于将数据包从源切换到目的地的网络交换机包括用于从源接收传入分组的源端口，包含到分组目的地的路径的目的地端口，以及用于构建和应用过滤器的过滤器单元 输入数据包的选定字段。 滤波器单元还包括用于选择输入分组的期望字段并从其复制所选字段信息的过滤逻辑。 过滤逻辑还基于所选择的字段构建字段值，并对字段值应用多个存储的字段掩码。 交换机另外包括规则表，其中包含多个规则。 过滤逻辑被配置为执行规则表的查找，以便基于字段值和存储的过滤器掩码与规则表查找之间的比较的结果来确定必须采取的动作。

    Memory bus arbiter for a computer system having a dsp co-processor
    9.
    发明授权
    Memory bus arbiter for a computer system having a dsp co-processor 失效
    具有dsp协处理器的计算机系统的内存总线仲裁器

    公开(公告)号：US5546547A

    公开(公告)日：1996-08-13

    申请号：US189138

    申请日：1994-01-28

    申请人： Michael J. Bowes ,  Farid A. Yazdy

    发明人： Michael J. Bowes ,  Farid A. Yazdy

    IPC分类号： G06F13/16 ,  G06F13/18 ,  G06F13/00

    CPC分类号： G06F13/1605 ,  G06F13/1684

    摘要： An arbitration scheme for a computer system in which a digital signal processor resides on the computer system's memory bus without requiring a block of dedicated static random access memory. An arbitration cycle is divided into 10 slices of which 5 slices are provided in each arbitration loop to the digital signal processor. Two slices are provided each to the system's I/O interface and to the peripheral bus controller. A final slice is provided to the system's CPU. A default state when no memory bus resource is requesting the system memory bus parks the memory bus on the CPU. The arbitration scheme provides sufficient bandwidth for real-time signal processing by the digital signal processor operating from the system's dynamic random access memory while also providing sufficient bandwidth for a local area network interface through the system's I/O interface.

    摘要翻译： 一种用于计算机系统的仲裁方案，其中数字信号处理器驻留在计算机系统的存储器总线上，而不需要专用的静态随机存取存储器块。 仲裁周期分为10个片，每个仲裁循环中提供5个片到数字信号处理器。 每个系统的I / O接口和外设总线控制器都提供两个切片。 最后一个切片被提供给系统的CPU。 无内存总线资源请求系统内存总线时停止CPU上的内存总线的默认状态。 仲裁方案为通过系统的动态随机存取存储器操作的数字信号处理器提供足够的带宽用于实时信号处理，同时还通过系统的I / O接口为局域网接口提供足够的带宽。