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公开(公告)号：US20140029336A1
公开(公告)日：2014-01-30
申请号：US13599854
申请日：2012-08-30
申请人： ANAND VENKITACHALAM , SATEESH DESIREDDI , JAYAPRAKASH NARADASI , MANUEL ANTONIO D'ABREU , STEPHEN SKALA
发明人： ANAND VENKITACHALAM , SATEESH DESIREDDI , JAYAPRAKASH NARADASI , MANUEL ANTONIO D'ABREU , STEPHEN SKALA
CPC分类号： G11C16/349 , G11C11/5642 , G11C16/0483 , G11C16/06 , G11C16/28 , G11C16/3418 , G11C16/3422 , G11C16/3431 , G11C29/021
摘要： A method includes, in a data storage device that includes a non-volatile memory, selecting an updated reference voltage as one of a reference voltage, a first alternate reference voltage and a second alternate reference voltage. The first alternate reference voltage and the second alternate reference voltage are calculated based on the reference voltage and based on a voltage increment. Selection of the updated reference voltage is based on a comparison of error counts, each error count associated with a unique one of the reference voltage, the first alternate reference voltage, and the second alternate reference voltage. The method includes resetting the reference voltage to the updated reference voltage, resetting the voltage increment to a reset voltage increment that is smaller than the voltage increment, and selecting an additional updated reference voltage based on the reset reference voltage and based on the reset voltage increment.
摘要翻译： 一种方法包括在包括非易失性存储器的数据存储设备中，将更新的参考电压选择为参考电压，第一替代参考电压和第二替代参考电压之一。 基于参考电压并基于电压增量来计算第一备用参考电压和第二备用参考电压。 更新的参考电压的选择基于错误计数的比较，每个错误计数与参考电压，第一替代参考电压和第二替代参考电压中唯一的一个相关联。 该方法包括将参考电压重置为更新的参考电压，将电压增量重新设置为小于电压增量的复位电压增量，以及基于复位参考电压并基于复位电压增量选择附加更新的参考电压 。
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2.发明申请公开(公告)号：US20120102379A1
公开(公告)日：2012-04-26
申请号：US13031531
申请日：2011-02-21
CPC分类号： G06F11/1072 , G11C11/5621 , G11C11/5671
摘要： A method in a data storage device with a memory includes receiving bit values to be stored at a set of cells of the memory and interleaving the received bit values to form multiple interleaved groups of data bits according to an adjustable parameter. The method also includes writing the multiple interleaved groups of data bits to the set of cells.
摘要翻译： 具有存储器的数据存储设备中的方法包括：接收要存储在存储器的单元组中的位值，并根据可调参数交织接收的位值以形成多个交错数据位组。 该方法还包括将多个交织的数据比特组写入该组小区。
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公开(公告)号：US20120204077A1
公开(公告)日：2012-08-09
申请号：US13023147
申请日：2011-02-08
CPC分类号： G06F11/10 , G06F11/1012
摘要： A method in a data storage device receiving data including a data block and main error correction coding (ECC) data for the data block. The data block includes a first sub-block of data and a second sub-block of data. The method also includes initiating an ECC operation to process the data block using the main ECC data. In response to the ECC operation indicating uncorrectable errors in the data block, first additional ECC data that is external to the data block is retrieved and a second ECC operation is initiated to process the first sub-block of data using the first additional ECC data.
摘要翻译： 一种数据存储装置中的方法，用于接收数据块的数据块和主纠错编码（ECC）数据的数据。 数据块包括数据的第一子块和数据的第二子块。 该方法还包括启动ECC操作以使用主ECC数据处理数据块。 响应于指示数据块中的不可校正错误的ECC操作，检索在数据块外部的第一附加ECC数据，并且启动第二ECC操作以使用第一附加ECC数据来处理第一子数据块。
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公开(公告)号：US20130246878A1
公开(公告)日：2013-09-19
申请号：US13450963
申请日：2012-04-19
CPC分类号： H03M7/4093 , G06F11/1012 , H03M7/40 , H03M7/4031 , H03M7/405 , H03M13/00 , H03M13/21 , H03M13/25 , H03M13/255 , H03M13/258 , H03M13/2927 , H03M13/35 , H03M13/6318 , H04N19/13 , H04N19/91
摘要： A method may be performed at a data storage device that includes a memory and a controller. The method includes providing user data to a variable-bit error correction coding (ECC) encoder. The ECC encoder generates a first set of parity bits. A first number of parity bits in the first set of parity bits is determined based on stored counts of read errors. The method also includes storing the user data and the first set of parity bits to a memory of the data storage device.
摘要翻译： 可以在包括存储器和控制器的数据存储设备执行方法。 该方法包括向可变比特纠错编码（ECC）编码器提供用户数据。 ECC编码器产生第一组奇偶校验位。 第一组奇偶校验位中的奇偶校验位的第一数量是基于存储的读错误计数确定的。 该方法还包括将用户数据和第一组奇偶校验位存储到数据存储设备的存储器。
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公开(公告)号：US20120084622A1
公开(公告)日：2012-04-05
申请号：US13246521
申请日：2011-09-27
CPC分类号： G06F11/1048
摘要： A method includes reading data from a data area of a word line and reading first ECC data from an ECC area of the word line. The method also includes, in response to determining that an error indicator exceeds a threshold, storing second ECC data in the ECC area. The second ECC data corresponds to a subsection of the data area.
摘要翻译： 一种方法包括从字线的数据区读取数据，并从字线的ECC区读取第一ECC数据。 响应于确定错误指示符超过阈值，该方法还包括在ECC区域中存储第二ECC数据。 第二ECC数据对应于数据区域的子部分。
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6.发明申请SYSTEM AND METHOD OF ADJUSTING A PROGRAMMING STEP SIZE FOR A BLOCK OF A MEMORY 有权用于调整存储器块的编程步长的系统和方法公开(公告)号：US20130275651A1
公开(公告)日：2013-10-17
申请号：US13446206
申请日：2012-04-13
IPC分类号： G06F12/00
CPC分类号： G11C11/5628 , G11C16/10 , G11C16/3431
摘要： A method includes decreasing a programming step size from a first value to a second value for a block of a memory device. The programming step size is decreased at least partially based on determining that an error count corresponding to the block satisfies a threshold.
摘要翻译： 一种方法包括将程序步长从第一值减小到存储器件的块的第二值。 至少部分地基于确定对应于块的错误计数满足阈值来减小编程步长。
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公开(公告)号：US20130007350A1
公开(公告)日：2013-01-03
申请号：US13247592
申请日：2011-09-28
申请人： MANUEL ANTONIO D'ABREU , STEPHEN SKALA , DIMITRIS PANTELAKIS , RADHAKRISHNAN NAIR , DEEPAK PANCHOLI
发明人： MANUEL ANTONIO D'ABREU , STEPHEN SKALA , DIMITRIS PANTELAKIS , RADHAKRISHNAN NAIR , DEEPAK PANCHOLI
IPC分类号： G06F12/00
CPC分类号： G11C5/02 , G06F11/1048 , G06F11/1068 , G06F11/1072 , G06F13/1668 , G11C14/0063 , G11C16/10 , G11C16/26 , G11C29/04 , G11C2029/0411 , Y02D10/14
摘要： An apparatus includes a first semiconductor device including a memory core. The apparatus also includes a second semiconductor device including periphery circuitry associated with the memory core. The second semiconductor device includes a second serializer/deserializer communication interface coupled to a first serializer/deserializer communication interface of a memory controller.
摘要翻译： 一种装置包括包括存储器芯的第一半导体器件。 该装置还包括第二半导体器件，其包括与存储器核心相关联的外围电路。 第二半导体器件包括耦合到存储器控制器的第一串行器/解串器通信接口的第二串行器/解串器通信接口。
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公开(公告)号：US20130003480A1
公开(公告)日：2013-01-03
申请号：US13247635
申请日：2011-09-28
申请人： MANUEL ANTONIO D'ABREU , STEPHEN SKALA , DIMITRIS PANTELAKIS , RADHAKRISHNAN NAIR , DEEPAK PANCHOLI
发明人： MANUEL ANTONIO D'ABREU , STEPHEN SKALA , DIMITRIS PANTELAKIS , RADHAKRISHNAN NAIR , DEEPAK PANCHOLI
IPC分类号： G11C7/00
CPC分类号： G11C5/02 , G06F11/1048 , G06F11/1068 , G06F11/1072 , G06F13/1668 , G11C14/0063 , G11C16/10 , G11C16/26 , G11C29/04 , G11C2029/0411 , Y02D10/14
摘要： An apparatus includes a first memory die including a first memory core, a second memory die including a second memory core, and a periphery die coupled to the first memory die and to the second memory die. The periphery die includes periphery circuitry corresponding to the first memory core and periphery circuitry corresponding to the second memory core. The periphery die is responsive to a memory controller and configured to initiate a first memory operation at the first memory core and a second memory operation at the second memory core.
摘要翻译： 一种装置包括：第一存储器管芯，包括第一存储器核心，包括第二存储器核心的第二存储器管芯和耦合到第一存储器管芯和第二存储器管芯的外围管芯。 周边裸片包括对应于第一存储器核心的外围电路和对应于第二存储器核心的外围电路。 外围芯片响应于存储器控制器并被配置为在第一存储器核心处启动第一存储器操作，并且在第二存储器核心处启动第二存储器操作。
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公开(公告)号：US20130007349A1
公开(公告)日：2013-01-03
申请号：US13247532
申请日：2011-09-28
申请人： MANUEL ANTONIO D'ABREU , STEPHEN SKALA , DIMITRIS PANTELAKIS , RADHAKRISHNAN NAIR , DEEPAK PANCHOLI
发明人： MANUEL ANTONIO D'ABREU , STEPHEN SKALA , DIMITRIS PANTELAKIS , RADHAKRISHNAN NAIR , DEEPAK PANCHOLI
CPC分类号： G11C5/02 , G06F11/1048 , G06F11/1068 , G06F11/1072 , G06F13/1668 , G11C14/0063 , G11C16/10 , G11C16/26 , G11C29/04 , G11C2029/0411 , Y02D10/14
摘要： An apparatus includes a first semiconductor device including a NAND flash memory core. The apparatus also includes a second semiconductor device including periphery circuitry associated with the NAND flash memory core.
摘要翻译： 一种装置包括包括NAND快闪存储器核心的第一半导体器件。 该装置还包括第二半导体器件，其包括与NAND闪速存储器核心相关联的外围电路。
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公开(公告)号：US20130238955A1
公开(公告)日：2013-09-12
申请号：US13416138
申请日：2012-03-09
CPC分类号： G11C29/04 , G06F11/1048
摘要： A method includes initiating a first decode operation of data at an error correction code (ECC) hard bit decoder in a data storage device that includes a controller and a memory. The method further includes, in response to the first decode operation indicating that the data is uncorrectable by the first decode operation, identifying one or more bits of the data that correspond to a disturb condition test pattern, changing a value of the one or more identified bits of the data to generate modified data, and initiating a second decode operation at the ECC hard bit decoder using the modified data.
摘要翻译： 一种方法包括在包括控制器和存储器的数据存储设备中的纠错码（ECC）硬比特解码器处启动数据的第一解码操作。 该方法还包括：响应于指示数据不可通过第一解码操作进行的第一解码操作，识别与干扰条件测试模式相对应的数据的一个或多个比特，改变所识别的一个或多个 数据的比特以产生修改的数据，以及使用修改的数据在ECC硬比特解码器处启动第二解码操作。
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