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    Allocating Machine Check Architecture Banks
    3.
    发明申请
    Allocating Machine Check Architecture Banks 有权
    分配机架检查架构银行

    公开(公告)号：US20150186231A1

    公开(公告)日：2015-07-02

    申请号：US14141886

    申请日：2013-12-27

    申请人： William G. Auld ,  Ashok Raj ,  Malini K. Bhandaru

    发明人： William G. Auld ,  Ashok Raj ,  Malini K. Bhandaru

    IPC分类号： G06F11/22

    CPC分类号： G06F11/0721 ,  G06F11/0793

    摘要： In accordance with embodiments disclosed herein, there is provided systems and methods for allocating machine check architecture banks. The processing device includes a plurality of machine check architecture banks to communicate a machine check error. The processing also includes an allocator to allocate during runtime of the processor a target machine check architecture bank of the plurality of machine check architecture banks. The runtime of the processor is during an occurrence of the machine check error.

    摘要翻译： 根据本文公开的实施例，提供了用于分配机器检查体系结构库的系统和方法。 处理装置包括多个机器检查体系结构库，用于传送机器检查错误。 处理还包括分配器，用于在处理器的运行时间期间分配多个机器检查体系结构库中的目标机器检查体系结构库。 处理器的运行时间是在机器检查错误发生期间。

    Method and apparatus for per core performance states
    5.
    发明授权
    Method and apparatus for per core performance states 有权
    每个核心性能状态的方法和装置

    公开(公告)号：US09436254B2

    公开(公告)日：2016-09-06

    申请号：US13976682

    申请日：2012-03-13

    申请人： Malini K. Bhandaru ,  Eric J. Dehaemer ,  Samuel W. Ho ,  Scott P. Bobholz ,  Chris Poirier

    发明人： Malini K. Bhandaru ,  Eric J. Dehaemer ,  Samuel W. Ho ,  Scott P. Bobholz ,  Chris Poirier

    IPC分类号： G06F1/26 ,  G06F1/32 ,  G06F9/50

    CPC分类号： G06F1/3203 ,  G06F1/324 ,  G06F1/3243 ,  G06F1/3287 ,  G06F1/329 ,  G06F1/3296 ,  G06F9/5094 ,  Y02D10/152 ,  Y02D10/22 ,  Y02D10/24

    摘要： A method and apparatus for per core performance states in a processor. Per Core Performance States (PCPS) refer to the parallel operating of individual cores at different voltage and/frequency points. In one embodiment of the invention, the processor has a plurality of processing cores and a power control module that is coupled with each of the plurality of processing cores. The power control module facilitates each processing core to operate at a different performance state from the other processing cores. By allowing its cores to have per core performance state configuration, the processor is able to reduce its power consumption and increase its performance.

    摘要翻译： 一种处理器中每个核心性能状态的方法和装置。 每个核心性能状态（PCPS）是指在不同的电压和/频率点对各个内核的并行运行。 在本发明的一个实施例中，处理器具有多个处理核心和与多个处理核心中的每一个耦合的功率控制模块。 功率控制模块便于每个处理核心在与其他处理核心不同的性能状态下工作。 通过允许其内核具有每个核心性能状态配置，处理器能够降低其功耗并提高其性能。

    Providing energy efficient turbo operation of a processor
    7.
    发明授权
    Providing energy efficient turbo operation of a processor 有权
    提供处理器的节能涡轮操作

    公开(公告)号：US09354689B2

    公开(公告)日：2016-05-31

    申请号：US13997288

    申请日：2012-03-13

    申请人： Malini K. Bhandaru ,  Eric J. Dehaemer

    发明人： Malini K. Bhandaru ,  Eric J. Dehaemer

    IPC分类号： G06F1/32

    CPC分类号： G06F1/3234 ,  G06F1/324 ,  Y02D10/126

    摘要： In one embodiment, a multicore processor includes cores that can independently execute instructions, each at an independent voltage and frequency. The processor may include a power controller having logic to prevent a first core from execution at a requested turbo mode frequency if the first core has a stall rate greater than a first stall threshold, and concurrently allow a second core to execute at a requested turbo mode frequency if the second core has a stall rate less than a second stall threshold. Other embodiments are described and claimed.

    摘要翻译： 在一个实施例中，多核处理器包括可独立执行指令的核心，每个指令以独立的电压和频率进行。 处理器可以包括具有逻辑的功率控制器，如果第一核具有大于第一失速阈值的失速率，并且同时允许第二核以所请求的turbo模式执行，则防止第一核以所请求的turbo模式频率执行 如果第二核具有小于第二失速阈值的失速率，则频率。 描述和要求保护其他实施例。

    Dynamically computing an electrical design point (EDP) for a multicore processor
    9.
    发明授权
    Dynamically computing an electrical design point (EDP) for a multicore processor 有权
    动态计算多核处理器的电气设计点（EDP）

    公开(公告)号：US09436245B2

    公开(公告)日：2016-09-06

    申请号：US13997757

    申请日：2012-03-13

    申请人： Malini K. Bhandaru ,  Eric J. Dehaemer ,  Jeremy J. Shrall

    发明人： Malini K. Bhandaru ,  Eric J. Dehaemer ,  Jeremy J. Shrall

    IPC分类号： G06F1/26 ,  G06F1/32

    CPC分类号： G06F1/26 ,  G06F1/3206 ,  G06F1/324 ,  G06F1/3296 ,  Y02D10/126 ,  Y02D10/172

    摘要： In one embodiment, a multicore processor includes a controller to dynamically limit a maximum permitted turbo mode frequency of its cores based on a core activity pattern of the cores and power consumption information of a unit power table. In one embodiment, the core activity pattern can indicate, for each core, an activity level and a logic unit state of the corresponding core. Further, the unit power table can be dynamically computed based on a temperature of the processor. Other embodiments are described and claimed.

    摘要翻译： 在一个实施例中，多核处理器包括控制器，其基于核的核心活动模式和单位功率表的功耗信息动态地限制其核心的最大允许涡轮模式频率。 在一个实施例中，核心活动模式可以针对每个核心指示相应核心的活动水平和逻辑单元状态。 此外，可以基于处理器的温度动态地计算单位功率表。 描述和要求保护其他实施例。