公开(公告)号：US5105245A

公开(公告)日：1992-04-14

申请号：US287937

申请日：1988-12-21

申请人： Bert R. Riemenschneider ,  Allan T. Mitchell ,  Clarence W. Teng

发明人： Bert R. Riemenschneider ,  Allan T. Mitchell ,  Clarence W. Teng

IPC分类号： H01L27/108

CPC分类号： H01L27/10829

摘要： A plurality of trenches (26, 28) of a DRAM cell array formed in a (P-) epitaxial layer (11) and a silicon substrate (12), and storage layers (38, 40) are grown on the sidewalls (34, 36) and bottom (not shown) of the trenches (26, 28). Highly doped polysilicon capacitor electrodes (42, 44) are formed in the trenches (26, 28). Sidewall oxide filaments (50, 54) and in situ doped sidewall conductive filaments (66, 68) are formed and thermal cycles are used to diffuse dopant from sidewall conductive filaments (66, 68) into upper sidewall portions (62, 64) to form diffused source regions (70, 72) of pass gate transistors (90) for each cell.

摘要翻译： 形成在（P-）外延层（11）和硅衬底（12）中的DRAM单元阵列的多个沟槽（26,28）和存储层（38,40）生长在侧壁 36）和底部（未示出）的沟槽（26,28）。 在沟槽（26,28）中形成高掺杂多晶硅电容器电极（42,44）。 形成侧壁氧化物细丝（50,54）和原位掺杂的侧壁导电细丝（66,68），并且使用热循环来将掺杂剂从侧壁导电细丝（66,68）扩散到上侧壁部分（62,64）中以形成 用于每个单元的通过栅极晶体管（90）的扩散源极区（70,72）。

公开(公告)号：US5225363A

公开(公告)日：1993-07-06

申请号：US823804

申请日：1992-01-15

申请人： Bert R. Riemenschneider ,  Allan T. Mitchell ,  Clarence W. Teng

发明人： Bert R. Riemenschneider ,  Allan T. Mitchell ,  Clarence W. Teng

IPC分类号： H01L27/108

CPC分类号： H01L27/10829

摘要： A plurality of trenches (26, 28) of a DRAM cell array formed in a (P-) epitaxial layer (11) and a silicon substrate (12), and storage layers (38, 40) are grown on the sidewalls (34, 36) and bottom (not shown) of the trenches (26, 28). Highly doped polysilicon capacitor electrodes (42, 44) are formed in the trenches (26, 28). Sidewall oxide filaments (50, 54) and in situ doped sidewall conductive filaments (66, 68) are formed and thermal cycles are used to diffuse dopant from sidewall conductive filaments (66, 68) into upper sidewall portions (62, 64) to form diffused source regions (70, 72) of pass gate transistors (90) for each cell.

摘要翻译： 形成在（P-）外延层（11）和硅衬底（12）中的DRAM单元阵列的多个沟槽（26,28）和存储层（38,40）生长在侧壁 36）和底部（未示出）的沟槽（26,28）。 在沟槽（26,28）中形成高掺杂多晶硅电容器电极（42,44）。 形成侧壁氧化物细丝（50,54）和原位掺杂的侧壁导电细丝（66,68），并且使用热循环来将掺杂剂从侧壁导电细丝（66,68）扩散到上侧壁部分（62,64）中以形成 用于每个单元的通过栅极晶体管（90）的扩散源极区（70,72）。

公开(公告)号：US4829019A

公开(公告)日：1989-05-09

申请号：US48719

申请日：1987-05-12

申请人： Allan T. Mitchell ,  Howard L. Tigelaar ,  Bert R. Riemenschneider

发明人： Allan T. Mitchell ,  Howard L. Tigelaar ,  Bert R. Riemenschneider

IPC分类号： H01L21/76 ,  H01L21/266 ,  H01L21/316 ,  H01L21/762 ,  H01L29/06 ,  H01L29/78

CPC分类号： H01L21/266 ,  H01L21/76216

摘要： A method of forming semiconductor devices wherein a gap is formed beneath the field oxide between the channel stop implant and source/drain regions in the moat or active element region to prevent or minimize encroachment of channel stop impurity toward the source/drain regions to form spurious pn junctions and/or reduce the active element region.

摘要翻译： 一种形成半导体器件的方法，其中在沟道阻挡注入和沟槽或有源元件区域中的源极/漏极区之间的场氧化物之下形成间隙，以防止或最小化沟道阻挡杂质侵入源/漏区以形成假 pn结和/或减少有源元件区域。

公开(公告)号：US5120672A

公开(公告)日：1992-06-09

申请号：US401470

申请日：1989-08-29

申请人： Allan T. Mitchell ,  Bert R. Riemenschneider

发明人： Allan T. Mitchell ,  Bert R. Riemenschneider

IPC分类号： H01L21/28 ,  H01L21/336 ,  H01L27/115

CPC分类号： H01L29/66825 ,  H01L21/28273 ,  H01L27/115

摘要： An electrically, programmable read-only memory cell is formed at a face (10) of a semiconductor layer (12). This cell comprises a doped drain region (36) and a doped source region (38) that are spaced from each other by a gate region (40). An ONO memory stack (28) is formed to extend over a portion of the gate region (40) that adjoins the drain region (36). The memory stack (28) is substantially spaced from the source region (38). A select gate insulator layer (30) is formed over the remainder of the gate region (40), and is preferably of the same thickness as the memory stack (28). A suitable gate conductor (32) is then deposited over insulator layers (26, 30). By being substantially spaced from source region (38), the memory stack (28) of the invention avoids the formation of ONO hole traps.

摘要翻译： 在半导体层（12）的面（10）处形成电可编程只读存储单元。 该单元包括通过栅极区域（40）彼此间隔开的掺杂漏极区域（36）和掺杂源极区域（38）。 ONO存储器堆叠（28）形成为在与漏极区域（36）相邻的栅极区域（40）的一部分上延伸。 存储器堆叠（28）与源极区域（38）基本间隔开。 选择栅极绝缘体层（30）形成在栅极区域（40）的其余部分上，并且优选地具有与存储器堆叠（28）相同的厚度。 然后将合适的栅极导体（32）沉积在绝缘体层（26,30）上。 通过与源极区域（38）基本间隔开，本发明的存储器堆叠（28）避免了ONO孔阱的形成。

公开(公告)号：US4839705A

公开(公告)日：1989-06-13

申请号：US133709

申请日：1987-12-16

申请人： Howard L. Tigelaar ,  Allan T. Mitchell ,  Bert R. Riemenschneider ,  James L. Paterson

发明人： Howard L. Tigelaar ,  Allan T. Mitchell ,  Bert R. Riemenschneider ,  James L. Paterson

IPC分类号： H01L21/28 ,  H01L21/336 ,  H01L27/115 ,  H01L29/788

CPC分类号： H01L29/66825 ,  H01L21/28273 ,  H01L27/115 ,  H01L29/7881

摘要： An X-cell EEPROM array includes a plurality of common source regions (50) that each border on four gate regions (46), both formed at a face of a semiconductor substrate (10). Each gate region (46) further adjoins a common drain region (52). Each drain region (52) is a common drain for two EEPROM select and memory transistors. A common erase region (54) is implanted into the semiconductor layer (10) in a position remote from the source regions (50) and the drain regions (52). Four floating gate electrodes (40) extend over tunnel windows (22) that are formed on the semiconductor layer (10) in positions adjacent a single erase region (54). An integral contact (64) is made through multilevel oxide (56, 58) from a metal erase line (70) to each erase region (54).

摘要翻译： X单元EEPROM阵列包括在半导体衬底（10）的表面上形成的多个公共源极区域（50），每个共同源极区域（50）在四个栅极区域（46）上边界。 每个栅极区域（46）还与公共漏极区域（52）相邻。 每个漏极区域（52）是两个EEPROM选择和存储晶体管的公共漏极。 在远离源极区域（50）和漏极区域（52）的位置，将公共擦除区域（54）注入到半导体层（10）中。 四个浮栅电极（40）在与单个擦除区域（54）相邻的位置上形成在半导体层（10）上的隧道窗（22）上延伸。 通过从金属擦除线（70）到每个擦除区域（54）的多层氧化物（56,58）制成整体触点（64）。

公开(公告)号：US5143860A

公开(公告)日：1992-09-01

申请号：US686734

申请日：1991-04-17

申请人： Allan T. Mitchell ,  Bert R. Riemenschneider ,  Howard L. Tigilaar

发明人： Allan T. Mitchell ,  Bert R. Riemenschneider ,  Howard L. Tigilaar

IPC分类号： G11C11/56 ,  G11C16/04 ,  H01L21/28 ,  H01L21/8247 ,  H01L27/115 ,  H01L29/423 ,  H01L29/788

CPC分类号： H01L27/11521 ,  G11C11/5621 ,  G11C11/5642 ,  G11C16/0458 ,  G11C16/0475 ,  H01L21/2815 ,  H01L21/28273 ,  H01L27/115 ,  H01L29/42324 ,  H01L29/7885 ,  H01L29/7887 ,  G11C2211/5612

摘要： An EPROM memory having sidewall floating gates (30) is disclosed. Sidewall floating gates (30) are formed on sidewalls (28) of field insulators (24). Spaced apart bit lines (22), which serve as memory cell sources and drains, are formed. The field insulators (24) overlie the bit lines (22), and sidewall floating gates are formed on the sidewalls (28) of the field insulators (24). In one embodiment, a second set of bit lines (36) is formed between the sidewall floating gates (30), and each memory cell contains one sidewall floating gate (30). In another embodiment, each memory cell contains two sidewall floating gate (30), and the memory cell may be programmed to store from two to four distinct information states.

摘要翻译： 公开了具有侧壁浮动门（30）的EPROM存储器。 侧壁浮动栅极（30）形成在场绝缘体（24）的侧壁（28）上。 形成用作存储单元源和漏极的间隔开的位线（22）。 场绝缘体（24）覆盖位线（22），并且侧壁浮动栅极形成在场绝缘体（24）的侧壁（28）上。 在一个实施例中，第二组位线（36）形成在侧壁浮动栅极（30）之间，并且每个存储器单元包含一个侧壁浮动栅极（30）。 在另一个实施例中，每个存储器单元包含两个侧壁浮动栅极（30），并且存储器单元可以被编程为从两个到四个不同的信息状态存储。

公开(公告)号：US4853895A

公开(公告)日：1989-08-01

申请号：US126443

申请日：1987-11-30

申请人： Allan T. Mitchell ,  Bert R. Riemenschneider

发明人： Allan T. Mitchell ,  Bert R. Riemenschneider

IPC分类号： H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC分类号： H01L29/7886

摘要： An electrically erasable, programmable read only memory (EEPROM) having an erase window directly overlying both a control gate layer (24) and a column line (12) is disclosed. Column lines (12) are implanted into a semiconductor substrate (16) and covered with a first insulating layer (18). A floating gate layer (20) overlies the first insulating layer (18) and is covered with a second insulating layer (22). The control gate layer (24) overlies the second insulating layer (22) and is covered by a third insulating layer (26). A passage (28) extends through the third insulating layer (26), control gate layer (24) and second insulating layer (22) and contains a sidewall insulator (30) on walls thereof. A tunnel oxide (32) resides within the passage (28) and is contacted by a programming electrode layer (34) which additionally overlies the third insulating layer (26) and fills the passage (28).

摘要翻译： 公开了一种具有直接覆盖控制栅极层（24）和列线（12）两者的擦除窗口的电可擦除可编程只读存储器（EEPROM）。 列线（12）注入到半导体衬底（16）中并被第一绝缘层（18）覆盖。 浮动栅极层（20）覆盖在第一绝缘层（18）上并被第二绝缘层（22）覆盖。 控制栅极层（24）覆盖第二绝缘层（22）并由第三绝缘层（26）覆盖。 通道（28）延伸穿过第三绝缘层（26），控制栅极层（24）和第二绝缘层（22），并在其壁上包含侧壁绝缘体（30）。 隧道氧化物（32）位于通道（28）内，并且由编程电极层（34）接触，编程电极层（34）另外覆盖在第三绝缘层（26）上并填充通道（28）。

公开(公告)号：US5168334A

公开(公告)日：1992-12-01

申请号：US641803

申请日：1991-01-16

申请人： Allan T. Mitchell ,  Bert R. Riemenschneider

发明人： Allan T. Mitchell ,  Bert R. Riemenschneider

IPC分类号： H01L21/8246 ,  H01L27/115 ,  H01L29/792

CPC分类号： H01L27/11568 ,  H01L27/115 ,  H01L29/792

摘要： A small-area single-transistor EEPROM memory cell includes buried bit lines (44,46) extending through the array and connecting together many memory cells. Formed above a channel area (25) and between the bit lines (44,46) are oxide-nitride-oxide layers (50,52,54) for providing isolation between overlying polysilicon word lines (56, 66) and the underlying conduction channel (25). The nitride layer (52) provides the charge retention mechanism for programming the memory cell. The word lines (56, 66) provide electrical contact to a number of memory cells in the row. Electrical contact is made to the word lines (56, 66) by metal contacts (68, 70), and to the bit lines (44,46) by metal contacts (72, 74) at the array periphery, thereby avoiding metal contacts to every memory cell of the array. A EEPROM memory cell of 4-5.2 microns can be fabricated.

摘要翻译： 小面积单晶体管EEPROM存储单元包括延伸穿过阵列并连接在一起的许多存储单元的掩埋位线（44,46）。 形成在通道区域（25）上方和位线（44,46）之间的是氧化物 - 氮化物 - 氧化物层（50,52,54），用于在叠加的多晶硅字线（56,66）和下层导电沟道 （25）。 氮化物层（52）提供用于对存储单元进行编程的电荷保留机制。 字线（56,66）向行中的多个存储单元提供电接触。 通过金属触点（68,70）对字线（56,66）进行电接触，并且通过阵列周边的金属触点（72,74）与位线（44,46）进行电接触，从而避免金属接触 数组的每个存储单元。 可以制造4-5.2微米的EEPROM存储单元。

公开(公告)号：US4980309A

公开(公告)日：1990-12-25

申请号：US366795

申请日：1989-06-14

申请人： Allan T. Mitchell ,  Bert R. Riemenschneider

发明人： Allan T. Mitchell ,  Bert R. Riemenschneider

IPC分类号： H01L29/788

CPC分类号： H01L29/7886

摘要： An electrically erasable, programmable read only memory (EEPROM) having an erase window directly overlying both a control gate layer (24) and a column line (12) is disclosed. Column lines (12) are implanted into a semiconductor substrate (16) and covered with a first insulating layer (18). A floating gate layer (20) overlies the first insulating layer (18) and is covered with a second insulating layer (22). The control gate layer (24) overlies the control insulating layer (22) and is covered by a third insulating layer (26). A passage (28) extends through the third insulating layer (26), control gate layer (24) and second insulating layer (22) and contains a sidewall insulator (30) on walls thereof. A tunnel oxide (32) resides within the passage (28) and is contacted by a programming electrode layer (34) which additionally overlies the third insulating layer (26) and fills the passage (28).

摘要翻译： 公开了一种具有直接覆盖控制栅极层（24）和列线（12）两者的擦除窗口的电可擦除可编程只读存储器（EEPROM）。 列线（12）注入到半导体衬底（16）中并被第一绝缘层（18）覆盖。 浮动栅极层（20）覆盖在第一绝缘层（18）上并被第二绝缘层（22）覆盖。 控制栅极层（24）覆盖控制绝缘层（22）并由第三绝缘层（26）覆盖。 通道（28）延伸穿过第三绝缘层（26），控制栅极层（24）和第二绝缘层（22），并在其壁上包含侧壁绝缘体（30）。 隧道氧化物（32）位于通道（28）内，并且由编程电极层（34）接触，编程电极层（34）另外覆盖在第三绝缘层（26）上并填充通道（28）。

公开(公告)号：US5057886A

公开(公告)日：1991-10-15

申请号：US288542

申请日：1988-12-21

申请人： Bert R. Riemenschneider ,  Howard L. Tigelaar

发明人： Bert R. Riemenschneider ,  Howard L. Tigelaar

IPC分类号： H01L29/788

CPC分类号： H01L29/7883 ,  H01L29/7885

摘要： A non-volatile memory is provided which provides a floating gate (42) disposed over control gate (38) in order to increase the coupling therebetween. The degree of coupling may be varied by adjusting the area of the floating gate formed over the control gate relative to the area of the floating gate over the substrate.

摘要翻译： 提供了一种非易失性存储器，其提供设置在控制栅极（38）上方的浮动栅极（42），以便增加它们之间的耦合。 可以通过调节在控制栅极上形成的浮栅的面积相对于衬底上浮动栅极的面积来改变耦合度。