公开(公告)号：US06962838B2

公开(公告)日：2005-11-08

申请号：US10447579

申请日：2003-05-29

申请人： Brent A. Anderson ,  Xavier Baie ,  Randy W. Mann ,  Edward J. Nowak ,  Jed H. Rankin

发明人： Brent A. Anderson ,  Xavier Baie ,  Randy W. Mann ,  Edward J. Nowak ,  Jed H. Rankin

IPC分类号： H01L21/84 ,  H01L27/12 ,  H01L21/00

CPC分类号： H01L29/7842 ,  H01L21/84 ,  H01L27/1203

摘要： The present invention provides a device design and method for forming Field Effect Transistors (FETs) that have improved performance without negative impacts to device density. The present invention forms high-gain p-channel transistors by forming them on silicon islands where hole mobility has been increased. The hole mobility is increased by applying physical straining to the silicon islands. By straining the silicon islands, the hole mobility is increased resulting in increased device gain. This is accomplished without requiring an increase in the size of the devices, or the size of the contacts to the devices.

摘要翻译： 本发明提供了一种用于形成场效应晶体管（FET）的器件设计和方法，其具有改进的性能而不会对器件密度造成负面影响。 本发明通过在硅岛上形成高增益p沟道晶体管，其中空穴迁移率已经增加。 通过对硅岛施加物理应变来增加空穴迁移率。 通过拉伸硅岛，空穴迁移率增加，导致器件增益增加。 这是在不需要增加设备尺寸或者与设备的触点的尺寸的情况下实现的。

公开(公告)号：US06624478B2

公开(公告)日：2003-09-23

申请号：US09683656

申请日：2002-01-30

申请人： Brent A. Anderson ,  Xavier Baie ,  Randy W. Mann ,  Edward J. Nowak ,  Jed H. Rankin

发明人： Brent A. Anderson ,  Xavier Baie ,  Randy W. Mann ,  Edward J. Nowak ,  Jed H. Rankin

IPC分类号： H01L2701

CPC分类号： H01L29/7842 ,  H01L21/84 ,  H01L27/1203

摘要： The present invention provides a device design and method for forming Field Effect Transistors (FETs) that have improved performance without negative impacts to device density. The present invention forms high-gain p-channel transistors by forming them on silicon islands where hole mobility has been increased. The hole mobility is increased by applying physical straining to the silicon islands. By straining the silicon islands, the hole mobility is increased resulting in increased device gain. This is accomplished without requiring an increase in the size of the devices, or the size of the contacts to the devices.

摘要翻译： 本发明提供了一种用于形成场效应晶体管（FET）的器件设计和方法，其具有改进的性能而不会对器件密度造成负面影响。 本发明通过在硅岛上形成高增益p沟道晶体管，其中空穴迁移率已经增加。 通过对硅岛施加物理应变来增加空穴迁移率。 通过拉伸硅岛，空穴迁移率增加，导致器件增益增加。 这是在不需要增加设备尺寸或者与设备的触点的尺寸的情况下实现的。

公开(公告)号：US06646305B2

公开(公告)日：2003-11-11

申请号：US09915061

申请日：2001-07-25

申请人： Fariborz Assaderaghi ,  Andres Bryant ,  Peter E. Cottrell ,  Robert J. Gauthier, Jr. ,  Randy W. Mann ,  Edward J. Nowak ,  Jed H. Rankin

发明人： Fariborz Assaderaghi ,  Andres Bryant ,  Peter E. Cottrell ,  Robert J. Gauthier, Jr. ,  Randy W. Mann ,  Edward J. Nowak ,  Jed H. Rankin

IPC分类号： H01L2701

CPC分类号： H01L27/1203 ,  H01L27/1104

摘要： A semiconductor memory device comprising: an SOI substrate having a thin silicon layer on top of a buried insulator; and an SRAM comprising four NFETs and two PFETs located in the thin silicon layer, each the NFET and PFET having a body region between a source region and a drain region, wherein the bodies of two of the NFETs are electrically connected to ground. Additionally, the bodies of the two PFETs are electrically connected to VDD.

摘要翻译： 一种半导体存储器件，包括：在衬底绝缘体的顶部上具有薄硅层的SOI衬底; 以及包括四个NFET和位于薄硅层中的两个PFET的SRAM，每个NFET和PFET具有在源极区域和漏极区域之间的主体区域，其中两个NFET的主体电连接到地。 另外，两个PFET的主体电连接到VDD。

公开(公告)号：US07075153B2

公开(公告)日：2006-07-11

申请号：US10640807

申请日：2003-08-14

申请人： Fariborz Assaderaghi ,  Andres Bryant ,  Peter E. Cottrell ,  Robert J. Gauthier, Jr. ,  Randy W. Mann ,  Edward J. Nowak ,  Jed H. Rankin

发明人： Fariborz Assaderaghi ,  Andres Bryant ,  Peter E. Cottrell ,  Robert J. Gauthier, Jr. ,  Randy W. Mann ,  Edward J. Nowak ,  Jed H. Rankin

IPC分类号： H01L27/01 ,  H01L27/12 ,  H01L31/0392

CPC分类号： H01L27/1203 ,  H01L27/1104

摘要： A semiconductor memory device comprising: an SOI substrate having a thin silicon layer on top of a buried insulator; and an SRAM comprising four NFETs and two PFETs located in the thin silicon layer, each the NFET and PFET having a body region between a source region and a drain region, wherein the bodies of two of the NFETs are electrically connected to ground. Additionally, the bodies of the two PFETs are electrically connected to VDD.

摘要翻译： 一种半导体存储器件，包括：在衬底绝缘体的顶部上具有薄硅层的SOI衬底; 以及包括四个NFET和位于薄硅层中的两个PFET的SRAM，每个NFET和PFET具有在源极区域和漏极区域之间的主体区域，其中两个NFET的主体电连接到地。 另外，两个PFET的主体电连接到V DD。

公开(公告)号：US08735972B2

公开(公告)日：2014-05-27

申请号：US13227554

申请日：2011-09-08

申请人： Brent A. Anderson ,  Edward J. Nowak ,  Jed H. Rankin

发明人： Brent A. Anderson ,  Edward J. Nowak ,  Jed H. Rankin

IPC分类号： H01L29/76 ,  H01L29/94 ,  H01L31/062 ,  H01L31/113 ,  H01L31/119 ,  H01L21/336 ,  G11C11/00

CPC分类号： H01L29/0847 ,  H01L21/26586 ,  H01L27/1104 ,  H01L29/7833

摘要： An SRAM cell and a method of forming an SRAM cell. The SRAM cell includes a first pass gate field effect transistor (FET) and a first pull-down FET sharing a first common source/drain (S/D) and a first pull-up FET having first and second S/Ds; a second pass gate FET and a second pull-down FET sharing a second common S/D and a second pull-up FET having first and second S/Ds; a first gate electrode common to the first pull-down FET and the first pull-up FET and physically and electrically contacting the first S/D of the first pull-up FET; a second gate electrode of the first pull-up FET; a third gate electrode common to the second pull-down FET and the second pull-up FET and physically and electrically contacting the first S/D of the second pull-up FET; and a fourth gate electrode of the first pull-up FET.

摘要翻译： 一种SRAM单元以及形成SRAM单元的方法。 SRAM单元包括共享第一公共源极/漏极（S / D）的第一栅极场效应晶体管（FET）和第一下拉FET，以及具有第一和第二S / D的第一上拉FET; 共享第二公共S / D的第二通栅FET和第二下拉FET，以及具有第一和第二S / D的第二上拉FET; 与第一下拉FET和第一上拉FET共同的第一栅电极，并与第一上拉FET的第一S / D物理和电接触; 第一上拉FET的第二栅电极; 与第二下拉FET和第二上拉FET共同的第三栅电极，并与第二上拉FET的第一S / D物理和电接触; 和第一上拉FET的第四栅电极。

公开(公告)号：US20130062687A1

公开(公告)日：2013-03-14

申请号：US13227554

申请日：2011-09-08

申请人： Brent A. Anderson ,  Edward J. Nowak ,  Jed H. Rankin

发明人： Brent A. Anderson ,  Edward J. Nowak ,  Jed H. Rankin

IPC分类号： H01L29/78 ,  H01L21/336

CPC分类号： H01L29/0847 ,  H01L21/26586 ,  H01L27/1104 ,  H01L29/7833

摘要： An SRAM cell and a method of forming an SRAM cell. The SRAM cell includes a first pass gate field effect transistor (FET) and a first pull-down FET sharing a first common source/drain (S/D) and a first pull-up FET having first and second S/Ds; a second pass gate FET and a second pull-down FET sharing a second common S/D and a second pull-up FET having first and second S/Ds; a first gate electrode common to the first pull-down FET and the first pull-up FET and physically and electrically contacting the first S/D of the first pull-up FET; a second gate electrode of the first pull-up FET; a third gate electrode common to the second pull-down FET and the second pull-up FET and physically and electrically contacting the first S/D of the second pull-up FET; and a fourth gate electrode of the first pull-up FET.

摘要翻译： 一种SRAM单元以及形成SRAM单元的方法。 SRAM单元包括共享第一公共源极/漏极（S / D）的第一栅极场效应晶体管（FET）和第一下拉FET，以及具有第一和第二S / D的第一上拉FET; 共享第二公共S / D的第二通栅FET和第二下拉FET，以及具有第一和第二S / D的第二上拉FET; 与第一下拉FET和第一上拉FET共同的第一栅电极，并与第一上拉FET的第一S / D物理和电接触; 第一上拉FET的第二栅电极; 与第二下拉FET和第二上拉FET共同的第三栅电极，并与第二上拉FET的第一S / D物理和电接触; 和第一上拉FET的第四栅电极。

公开(公告)号：US08242561B2

公开(公告)日：2012-08-14

申请号：US12702684

申请日：2010-02-09

申请人： Brent A. Anderson ,  Andres Bryant ,  Edward J. Nowak ,  Jed H. Rankin

发明人： Brent A. Anderson ,  Andres Bryant ,  Edward J. Nowak ,  Jed H. Rankin

IPC分类号： H01L29/786

CPC分类号： H01L29/41791 ,  H01L29/66795 ,  H01L29/785 ,  H01L2029/7858

摘要： A field effect device includes a channel region disposed on a silicon on insulator (SOI) layer, a gate portion disposed on the channel region, a source region disposed on the SOI layer and connected to the channel region having a horizontal surface and a vertical surface, the vertical surface arranged perpendicular to a linear axis of the device, a silicide portion that includes the horizontal surface and vertical surface of the source region, a contact including a metallic material in contact with the horizontal surface and vertical surface of the source region, and a drain region connected to the channel region disposed on the SOI layer.

摘要翻译： 场效应器件包括设置在绝缘体上硅（SOI）层上的沟道区域，设置在沟道区上的栅极部分，设置在SOI层上的源极区域，并连接到具有水平表面和垂直表面的沟道区域 垂直于装置的线性轴排列的垂直表面，包括源区域的水平表面和垂直表面的硅化物部分，包括与源区域的水平表面和垂直表面接触的金属材料的触点， 以及连接到设置在SOI层上的沟道区的漏极区。

公开(公告)号：US08232164B2

公开(公告)日：2012-07-31

申请号：US12915463

申请日：2010-10-29

申请人： Brent A. Anderson ,  Edward J. Nowak ,  Jed H. Rankin

发明人： Brent A. Anderson ,  Edward J. Nowak ,  Jed H. Rankin

IPC分类号： H01L21/8234

CPC分类号： H01L29/66795 ,  H01L29/785

摘要： Disclosed is a damascene method for forming a semiconductor structure and the resulting semiconductor structure having multiple fin-shaped channel regions with different widths. In the method, fin-shaped channel regions are etched using differently configured isolating caps as masks to define the different widths. For example, a wide width isolating cap can comprise a dielectric body positioned laterally between dielectric spacers and can be used as a mask to define a relatively wide width channel region; a medium width isolating cap can comprise a dielectric body alone and can be used as a mask to define a medium width channel region and/or a narrow width isolating cap can comprise a dielectric spacer alone and can be used as a mask to define a relatively narrow width channel region. These multiple fin-shaped channel regions with different widths can be incorporated into either multiple multi-gate field effect transistors (MUGFETs) or a single MUGFET.

摘要翻译： 公开了一种用于形成半导体结构的镶嵌方法，所得到的半导体结构具有具有不同宽度的多个鳍状沟道区域。 在该方法中，使用不同配置的隔离帽作为掩模蚀刻鳍状沟道区，以限定不同的宽度。 例如，宽宽度隔离帽可以包括位于介电间隔物之间​​横向定位的介电体，并可用作掩模以限定相对较宽的通道区域; 中等宽度的隔离帽可以单独包括电介质体，并且可以用作掩模以限定中等宽度的通道区域和/或窄宽度隔离帽可以单独包括介电间隔物，并且可以用作掩模以限定相对 窄宽度通道区域。 这些具有不同宽度的多个鳍状沟道区域可以并入多个多栅极场效应晶体管（MUGFET）或单个MUGFET中。

公开(公告)号：US08203212B2

公开(公告)日：2012-06-19

申请号：US12752369

申请日：2010-04-01

申请人： Brent A. Anderson ,  Edward J. Nowak ,  Jed H. Rankin

发明人： Brent A. Anderson ,  Edward J. Nowak ,  Jed H. Rankin

IPC分类号： H01L23/552

CPC分类号： H01L23/53295 ,  H01L21/7682 ,  H01L23/5222 ,  H01L2924/0002 ,  H01L2924/00

摘要： A multilayer integrated circuit (IC) including a cross pattern of air gaps in a wiring layer and methods of making the multilayer IC are provided. The patterning of the air gaps is independent of the wiring layout. Patterns of air gaps including: parallel alternating stripes of air gaps and dielectric that are orthogonal to a uni-directional metal wiring layout; parallel alternating stripes of air gaps and dielectric that are diagonal to either a uni- or bi-directional metal wiring layout; and a checkerboard pattern of air gaps and dielectric that crosses either a uni- or bi-directional metal wiring layout are easily formed by conventional photolithography and provide a comparatively uniform reduction in parasitic capacitance between the wires and the surrounding materials, when about one-half of a total length of the metal wiring layout is disposed within the air gaps.

摘要翻译： 提供了包括布线层中的气隙的交叉图案的多层集成电路（IC）和制造多层IC的方法。 气隙的图案化与布线布局无关。 气隙模式包括：与单向金属布线布置正交的气隙和电介质的平行交替条纹; 空气间隙和电介质的平行交替条纹与单向或双向金属布线布置对角; 并且通过常规的光刻技术容易地形成穿过单向或双向金属布线布局的气隙和电介质的棋盘图案，并且当电线和周围材料之间的寄生电容相差约一半时， 金属布线布置的总长度设置在气隙内。

公开(公告)号：US20120126337A1

公开(公告)日：2012-05-24

申请号：US12949888

申请日：2010-11-19

申请人： Brent A. Anderson ,  Edward J. Nowak ,  Jed H. Rankin

发明人： Brent A. Anderson ,  Edward J. Nowak ,  Jed H. Rankin

IPC分类号： H01L27/088 ,  H01L21/8234

CPC分类号： H01L27/088 ,  H01L21/823418 ,  H01L21/823475

摘要： A structure and a method of making the structure. The structure includes first and second semiconductor regions in a semiconductor substrate and separated by a region of trench isolation in the semiconductor substrate; a first gate electrode extending over the first semiconductor region; a second gate electrode extending over the second semiconductor region; a trench contained in the region of trench isolation and between and abutting the first and second semiconductor regions; and an electrically conductive strap in the trench, the strap electrically connecting the first and second semiconductor regions.

摘要翻译： 制作结构的结构和方法。 该结构包括半导体衬底中的第一和第二半导体区域，并由半导体衬底中的沟槽隔离区域分隔开; 在所述第一半导体区域上延伸的第一栅电极; 在所述第二半导体区域上延伸的第二栅电极; 包含在沟槽隔离区域中并在第一和第二半导体区域之间并邻接的沟槽; 以及沟槽中的导电带，所述带电连接第一和第二半导体区域。