公开(公告)号：US08987824B2

公开(公告)日：2015-03-24

申请号：US13301873

申请日：2011-11-22

申请人： Jon-Hsu Ho ,  Chih-Ching Wang ,  Ching-Fang Huang ,  Wen-Hsing Hsieh ,  Tsung-Hsing Yu ,  Yi-Ming Sheu ,  Chih-Chieh Yeh ,  Ken-Ichi Goto ,  Zhiqiang Wu

发明人： Jon-Hsu Ho ,  Chih-Ching Wang ,  Ching-Fang Huang ,  Wen-Hsing Hsieh ,  Tsung-Hsing Yu ,  Yi-Ming Sheu ,  Chih-Chieh Yeh ,  Ken-Ichi Goto ,  Zhiqiang Wu

IPC分类号： H01L27/12 ,  H01L27/092 ,  H01L29/78 ,  H01L29/10

CPC分类号： H01L27/0886 ,  H01L27/0924 ,  H01L29/105 ,  H01L29/7831 ,  H01L29/7833 ,  H01L29/785 ,  H01L29/7851

摘要： A multi-gate semiconductor device is formed including a semiconductor substrate. The multi-gate semiconductor device also includes a first transistor including a first fin portion extending above the semiconductor substrate. The first transistor has a first channel region formed therein. The first channel region includes a first channel region portion doped at a first concentration of a first dopant type and a second channel region portion doped at a second concentration of the first dopant type. The second concentration is higher than the first concentration. The first transistor further includes a first gate electrode layer formed over the first channel region. The first gate electrode layer may be of a second dopant type. The first dopant type may be N-type and the second dopant type may be P-type. The second channel region portion may be formed over the first channel region portion.

摘要翻译： 形成包括半导体衬底的多栅极半导体器件。 多栅半导体器件还包括第一晶体管，其包括在半导体衬底之上延伸的第一鳍部。 第一晶体管具有形成在其中的第一沟道区。 第一沟道区域包括以第一掺杂剂类型的第一浓度掺杂的第一沟道区域部分和以第一掺杂剂类型的第二浓度掺杂的第二沟道区域部分。 第二浓度高于第一浓度。 第一晶体管还包括形成在第一沟道区上的第一栅电极层。 第一栅极电极层可以是第二掺杂剂类型。 第一掺杂剂类型可以是N型，第二掺杂剂类型可以是P型。 第二沟道区域部分可以形成在第一沟道区域部分上。

公开(公告)号：US08623716B2

公开(公告)日：2014-01-07

申请号：US13288047

申请日：2011-11-03

申请人： Chih-Ching Wang ,  Jon-Hsu Ho ,  Ching-Fang Huang ,  Wen-Hsing Hsieh ,  Tsung-Hsing Yu ,  Yi-Ming Sheu ,  Ken-Ichi Goto ,  Zhiqiang Wu

发明人： Chih-Ching Wang ,  Jon-Hsu Ho ,  Ching-Fang Huang ,  Wen-Hsing Hsieh ,  Tsung-Hsing Yu ,  Yi-Ming Sheu ,  Ken-Ichi Goto ,  Zhiqiang Wu

IPC分类号： H01L21/00 ,  H01L21/338 ,  H01L21/336 ,  H01L21/3205

CPC分类号： H01L29/7855 ,  H01L21/823431 ,  H01L21/823821 ,  H01L27/0886 ,  H01L27/0924 ,  H01L29/66795 ,  H01L29/785

摘要： A multi-gate semiconductor device and method for forming the same. A multi-gate semiconductor device is formed including a first fin of a first transistor formed on a semiconductor substrate having a first dopant type. The first transistor has a doped channel region of the first dopant type. The device also includes a second fin of a second transistor formed on the first dopant type semiconductor substrate. The second transistor has a doped channel region of a second dopant type. The device further includes a gate electrode layer of the second dopant type formed over the channel region of the first fin and a gate electrode layer of the first dopant type formed over the channel region of the second fin.

摘要翻译： 一种多栅半导体器件及其制造方法。 形成多栅半导体器件，其包括形成在具有第一掺杂剂类型的半导体衬底上的第一晶体管的第一鳍。 第一晶体管具有第一掺杂剂类型的掺杂沟道区。 该器件还包括形成在第一掺杂剂型半导体衬底上的第二晶体管的第二鳍。 第二晶体管具有第二掺杂剂类型的掺杂沟道区。 该器件还包括形成在第一鳍片的沟道区域上的第二掺杂剂类型的栅极电极层和形成在第二鳍片的沟道区域上的第一掺杂剂类型的栅极电极层。

公开(公告)号：US20130113042A1

公开(公告)日：2013-05-09

申请号：US13288047

申请日：2011-11-03

申请人： Chih-Ching Wang ,  Jon-Hsu Ho ,  Ching-Fang Huang ,  Wen-Hsing Hsieh ,  Tsung-Hsing Yu ,  Yi-Ming Sheu ,  Ken-Ichi Goto ,  Zhiqiang Wu

发明人： Chih-Ching Wang ,  Jon-Hsu Ho ,  Ching-Fang Huang ,  Wen-Hsing Hsieh ,  Tsung-Hsing Yu ,  Yi-Ming Sheu ,  Ken-Ichi Goto ,  Zhiqiang Wu

IPC分类号： H01L27/092 ,  H01L21/336

CPC分类号： H01L29/7855 ,  H01L21/823431 ,  H01L21/823821 ,  H01L27/0886 ,  H01L27/0924 ,  H01L29/66795 ,  H01L29/785

摘要： A multi-gate semiconductor device and method for forming the same. A multi-gate semiconductor device is formed including a first fin of a first transistor formed on a semiconductor substrate having a first dopant type. The first transistor has a doped channel region of the first dopant type. The device also includes a second fin of a second transistor formed on the first dopant type semiconductor substrate. The second transistor has a doped channel region of a second dopant type. The device further includes a gate electrode layer of the second dopant type formed over the channel region of the first fin and a gate electrode layer of the first dopant type formed over the channel region of the second fin.

摘要翻译： 一种多栅半导体器件及其制造方法。 形成多栅半导体器件，其包括形成在具有第一掺杂剂类型的半导体衬底上的第一晶体管的第一鳍。 第一晶体管具有第一掺杂剂类型的掺杂沟道区。 该器件还包括形成在第一掺杂剂型半导体衬底上的第二晶体管的第二鳍。 第二晶体管具有第二掺杂剂类型的掺杂沟道区。 该器件还包括形成在第一鳍片的沟道区域上的第二掺杂剂类型的栅极电极层和形成在第二鳍片的沟道区域上的第一掺杂剂类型的栅极电极层。

公开(公告)号：US08890207B2

公开(公告)日：2014-11-18

申请号：US13335689

申请日：2011-12-22

申请人： Zhiqiang Wu ,  Ken-Ichi Goto ,  Wen-Hsing Hsieh ,  Jon-Hsu Ho ,  Chih-Ching Wang ,  Ching-Fang Huang

发明人： Zhiqiang Wu ,  Ken-Ichi Goto ,  Wen-Hsing Hsieh ,  Jon-Hsu Ho ,  Chih-Ching Wang ,  Ching-Fang Huang

IPC分类号： H01L29/78 ,  H01L29/36 ,  H01L29/10 ,  H01L29/66

CPC分类号： H01L21/02362 ,  H01L21/02123 ,  H01L21/02293 ,  H01L21/0234 ,  H01L29/1054 ,  H01L29/66795 ,  H01L29/785

摘要： System and method for controlling the channel thickness and preventing variations due to formation of small features. An embodiment comprises a fin raised above the substrate and a capping layer is formed over the fin. The channel carriers are repelled from the heavily doped fin and confined within the capping layer. This forms a thin-channel that allows greater electrostatic control of the gate.

摘要翻译： 用于控制通道厚度并防止由于形成小特征而引起的变化的系统和方法。 一个实施例包括在衬底上升起的翅片，并且在翅片上形成覆盖层。 通道载体从重掺杂的翅片排斥并限制在封盖层内。 这形成了允许对栅极进行更大静电控制的薄通道。

公开(公告)号：US20130056795A1

公开(公告)日：2013-03-07

申请号：US13335689

申请日：2011-12-22

申请人： Zhiqiang Wu ,  Ken-Ichi Goto ,  Wen-Hsing Hsieh ,  Jon-Hsu Ho ,  Chih-Ching Wang ,  Ching-Fang Huang

发明人： Zhiqiang Wu ,  Ken-Ichi Goto ,  Wen-Hsing Hsieh ,  Jon-Hsu Ho ,  Chih-Ching Wang ,  Ching-Fang Huang

IPC分类号： H01L29/78 ,  H01L29/36 ,  H01L21/20 ,  H01L29/12

CPC分类号： H01L21/02362 ,  H01L21/02123 ,  H01L21/02293 ,  H01L21/0234 ,  H01L29/1054 ,  H01L29/66795 ,  H01L29/785

摘要： System and method for controlling the channel thickness and preventing variations due to formation of small features. An embodiment comprises a fin raised above the substrate and a capping layer is formed over the fin. The channel carriers are repelled from the heavily doped fin and confined within the capping layer. This forms a thin-channel that allows greater electrostatic control of the gate.

公开(公告)号：US08859380B2

公开(公告)日：2014-10-14

申请号：US12944104

申请日：2010-11-11

申请人： Zhiqiang Wu ,  Yi-Ming Sheu ,  Tsung-Hsing Yu ,  Kuan-Lun Cheng ,  Chih-Pin Tsao ,  Wen-Yuan Chen ,  Chun-Fu Cheng ,  Chih-Ching Wang

发明人： Zhiqiang Wu ,  Yi-Ming Sheu ,  Tsung-Hsing Yu ,  Kuan-Lun Cheng ,  Chih-Pin Tsao ,  Wen-Yuan Chen ,  Chun-Fu Cheng ,  Chih-Ching Wang

IPC分类号： H01L29/76 ,  H01L21/8234

CPC分类号： H01L21/26586 ,  H01L21/823412 ,  H01L21/823418 ,  H01L21/823425 ,  H01L21/823468 ,  H01L29/66492 ,  H01L29/66545 ,  H01L29/66575

摘要： A method of forming an integrated circuit includes forming a plurality of gate structures longitudinally arranged along a first direction over a substrate. A plurality of angle ion implantations are performed to the substrate. Each of the angle ion implantations has a respective implantation angle with respect to a second direction. The second direction is substantially parallel with a surface of the substrate and substantially orthogonal to the first direction. Each of the implantation angles is substantially larger than 0°.

摘要翻译： 形成集成电路的方法包括：在衬底上形成沿着第一方向纵向布置的多个栅极结构。 对基板执行多个角度离子注入。 每个角度离子注入相对于第二方向具有相应的注入角度。 第二方向基本上平行于衬底的表面并且基本上与第一方向正交。 每个注入角度基本上大于0°。

公开(公告)号：US20080080652A1

公开(公告)日：2008-04-03

申请号：US11801820

申请日：2007-05-12

申请人： Chih-Ching Wang ,  Jing-Meng Liu ,  Dah-Chih Lin

发明人： Chih-Ching Wang ,  Jing-Meng Liu ,  Dah-Chih Lin

IPC分类号： H04L7/02

CPC分类号： H04L25/4923 ,  H04L7/02 ,  H04L25/4904

摘要： The present invention discloses a method for single-wire transmission without clock synchronization, comprising: providing three states; defining a spacing bit by a first state of the three states; and defining data signals, a start signal and an end signal by combinations of the second and third states of the three states.

摘要翻译： 本发明公开了一种无时钟同步的单线传输方法，包括：提供三种状态; 将所述间隔位定义为所述三种状态的第一状态; 以及通过三种状态的第二和第三状态的组合来定义数据信号，起始信号和结束信号。

公开(公告)号：US20050210205A1

公开(公告)日：2005-09-22

申请号：US10708636

申请日：2004-03-17

申请人： Chang-Lien Wu ,  Chih-Ching Wang

发明人： Chang-Lien Wu ,  Chih-Ching Wang

IPC分类号： G06F12/00

CPC分类号： G06F11/2247

摘要： A method for forming a linked list with defective memory in an electronic device is disclosed. The method includes the steps of: performing at least a built-in self test (BIST) on a memory of the electronic device; and forming or updating the linked list of the electronic device according to at least a result of the BIST; whereby the linked list of the electronic device does not correspond to any defective memory sections.

摘要翻译： 公开了一种在电子设备中形成具有缺陷存储器的链表的方法。 该方法包括以下步骤：至少在电子设备的存储器上执行内置自检（BIST）; 至少根据BIST的结果形成或更新电子设备的链表; 由此电子设备的链表不对应于任何有缺陷的存储器部分。

公开(公告)号：US08180008B2

公开(公告)日：2012-05-15

申请号：US11801820

申请日：2007-05-12

申请人： Chih-Ching Wang ,  Jing-Meng Liu ,  Dah-Chih Lin

发明人： Chih-Ching Wang ,  Jing-Meng Liu ,  Dah-Chih Lin

IPC分类号： H04L7/02

CPC分类号： H04L25/4923 ,  H04L7/02 ,  H04L25/4904

摘要： The present invention discloses a method for single-wire transmission without clock synchronization, comprising: providing three states; defining a spacing bit by a first state of the three states; and defining data signals, a start signal and an end signal by combinations of the second and third states of the three states.

摘要翻译： 本发明公开了一种无时钟同步的单线传输方法，包括：提供三种状态; 将所述间隔位定义为所述三种状态的第一状态; 以及通过三种状态的第二和第三状态的组合来定义数据信号，起始信号和结束信号。

公开(公告)号：US20050193234A1

公开(公告)日：2005-09-01

申请号：US10708347

申请日：2004-02-25

申请人： Chang-Lien Wu ,  Chih-Ching Wang

发明人： Chang-Lien Wu ,  Chih-Ching Wang

IPC分类号： G06F11/00 ,  H04L12/56

CPC分类号： H04L45/00 ,  G11C29/70 ,  H04L45/54 ,  H04L45/745 ,  H04L49/90 ,  H04L49/901

摘要： A method and networking apparatus for providing fault tolerance to memory are disclosed. The networking apparatus contains a first memory for storing host/port relationships, a second memory for indicating the status of the first memory, and a processor coupled to the memories for manipulating the memories. Furthermore, the claimed invention may also include an optional third memory for serving as a secondary site for storing information regarding host/port relationships.

摘要翻译： 公开了一种用于向存储器提供容错的方法和联网装置。 网络装置包含用于存储主机/端口关系的第一存储器，用于指示第一存储器的状态的第二存储器，以及耦合到存储器以用于操纵存储器的处理器。 此外，所要求保护的发明还可以包括用于存储关于主机/端口关系的信息的辅助站点的可选的第三存储器。