公开(公告)号：US5790776A

公开(公告)日：1998-08-04

申请号：US485053

申请日：1995-06-07

申请人： David Paul Sonnier ,  William Edward Baker ,  William Patterson Bunton ,  John C. Krause ,  Kenneth H. Porter ,  William Joel Watson ,  Linda Ellen Zalzala

发明人： David Paul Sonnier ,  William Edward Baker ,  William Patterson Bunton ,  John C. Krause ,  Kenneth H. Porter ,  William Joel Watson ,  Linda Ellen Zalzala

IPC分类号： G06F11/18 ,  G01R31/317 ,  G01R31/3185 ,  G06F1/12 ,  G06F9/52 ,  G06F11/00 ,  G06F11/10 ,  G06F11/16 ,  G06F11/20 ,  G06F11/273 ,  G06F12/08 ,  G06F12/14 ,  G06F12/16 ,  G06F13/00 ,  H04L12/56 ,  H04L29/14

CPC分类号： G01R31/31727 ,  G06F1/12 ,  G06F11/10 ,  G06F11/1604 ,  G06F11/1633 ,  G06F11/1645 ,  G06F11/165 ,  G06F11/1658 ,  G06F11/1679 ,  G06F11/1687 ,  G06F12/0815 ,  G06F12/1483 ,  H04L47/10 ,  H04L49/90 ,  H04L49/901 ,  H04L49/9057 ,  H04L69/40 ,  G01R31/318533 ,  G06F11/004 ,  G06F11/1044 ,  G06F11/167 ,  G06F11/1683 ,  G06F11/1695 ,  G06F11/20 ,  G06F11/2043 ,  G06F11/2097 ,  G06F11/2736 ,  G06F2201/845 ,  H04L12/56

摘要： A multiprocessor system includes a number of sub-processor systems, each substantially identically constructed, and each comprising a central processing unit (CPU), and at least one I/O device, interconnected by routing apparatus that also interconnects the sub-processor systems. A CPU of any one of the sub-processor systems may communicate, through the routing elements, with any I/O device of the system, or with any CPU of the system. Communications between I/O devices and CPUs is by packetized messages. Interrupts from I/O devices are communicated from the I/O devices to the CPUs (or from one CPU to another CPU) as message packets. CPUs and I/O devices may write to, or read from, memory of a CPU of the system. Memory protection is provided by an access validation method maintained by each CPU in which CPUs and/or I/O devices are provided with a validation to read/write memory of that CPU, without which memory access is denied.

摘要翻译： 多处理器系统包括大量相同构造的多个子处理器系统，每个子处理器系统包括中央处理单元（CPU），以及至少一个I / O设备，其通过也互连子处理器系统的路由设备互连。 任何一个子处理器系统的CPU可以通过路由元件与系统的任何I / O设备或系统的任何CPU通信。 I / O设备和CPU之间的通信是分组消息。 来自I / O设备的中断从I / O设备传送到CPU（或从一个CPU到另一个CPU）作为消息数据包。 CPU和I / O设备可以写入或读取系统的CPU的存储器。 存储器保护由每个CPU维护的访问验证方法提供，其中CPU和/或I / O设备被提供有对该CPU的存储器的读/写的验证，没有哪个内存访问被拒绝。

公开(公告)号：US06157967A

公开(公告)日：2000-12-05

申请号：US1100

申请日：1997-12-30

申请人： Robert W. Horst ,  William Edward Baker ,  Linda Ellen Zalzala ,  William Patterson Bunton ,  Richard W. Cutts, Jr. ,  David J. Garcia ,  John C. Krause ,  Stephen G. Low ,  David Paul Sonnier ,  William Joel Watson ,  Patracia L. Whiteside

发明人： Robert W. Horst ,  William Edward Baker ,  Linda Ellen Zalzala ,  William Patterson Bunton ,  Richard W. Cutts, Jr. ,  David J. Garcia ,  John C. Krause ,  Stephen G. Low ,  David Paul Sonnier ,  William Joel Watson ,  Patracia L. Whiteside

IPC分类号： G06F11/00 ,  G06F15/173 ,  H04L1/16

CPC分类号： G06F15/17381

摘要： A multiprocessor system includes a number of sub-processor systems, each substantially identically constructed, and each comprising a central processing unit (CPU), and at least one I/O device, interconnected by routing apparatus that also interconnects the sub-processor systems. A CPU of any one of the sub-processor systems may communicate, through the routing elements, with any I/O device of the system, or with any CPU of the system.Communications between I/O devices and CPUs is by packetized messages. Interrupts from I/O devices are communicated from the I/O devices to the CPUs (or from one CPU to another CPU) as message packets.CPUs and I/O devices may write to, or read from, memory of a CPU of the system. Memory protection is provided by an access validation method maintained by each CPU in which CPUs and/or I/O devices are provided with a validation to read/write memory of that CPU, without which memory access is denied.

摘要翻译： 多处理器系统包括大量相同构造的多个子处理器系统，每个子处理器系统包括中央处理单元（CPU），以及至少一个I / O设备，其通过也互连子处理器系统的路由设备互连。 任何一个子处理器系统的CPU可以通过路由元件与系统的任何I / O设备或系统的任何CPU通信。 I / O设备和CPU之间的通信是分组消息。 来自I / O设备的中断从I / O设备传送到CPU（或从一个CPU到另一个CPU）作为消息数据包。 CPU和I / O设备可以写入或读取系统的CPU的存储器。 存储器保护由每个CPU维护的访问验证方法提供，其中CPU和/或I / O设备被提供有对该CPU的存储器的读/写的验证，没有哪个内存访问被拒绝。

公开(公告)号：US5751932A

公开(公告)日：1998-05-12

申请号：US485217

申请日：1995-06-07

申请人： Robert W. Horst ,  William Edward Baker ,  Randall G. Banton ,  John Michael Brown ,  William F. Bruckert ,  William Patterson Bunton ,  Gary F. Campbell ,  John Deane Coddington ,  Richard W. Cutts, Jr. ,  Barry Lee Drexler ,  Harry Frank Elrod ,  Daniel L. Fowler ,  David J. Garcia ,  Paul N. Hintikka ,  Geoffrey I. Iswandhi ,  Douglas Eugene Jewett ,  Curtis Willard Jones, Jr. ,  James Stevens Klecka ,  John C. Krause ,  Stephen G. Low ,  Susan Stone Meredith ,  Steven C. Meyers ,  David P. Sonnier ,  William Joel Watson ,  Patricia L. Whiteside ,  Frank A. Williams ,  Linda Ellen Zalzala

发明人： Robert W. Horst ,  William Edward Baker ,  Randall G. Banton ,  John Michael Brown ,  William F. Bruckert ,  William Patterson Bunton ,  Gary F. Campbell ,  John Deane Coddington ,  Richard W. Cutts, Jr. ,  Barry Lee Drexler ,  Harry Frank Elrod ,  Daniel L. Fowler ,  David J. Garcia ,  Paul N. Hintikka ,  Geoffrey I. Iswandhi ,  Douglas Eugene Jewett ,  Curtis Willard Jones, Jr. ,  James Stevens Klecka ,  John C. Krause ,  Stephen G. Low ,  Susan Stone Meredith ,  Steven C. Meyers ,  David P. Sonnier ,  William Joel Watson ,  Patricia L. Whiteside ,  Frank A. Williams ,  Linda Ellen Zalzala

IPC分类号： G06F11/18 ,  G01R31/317 ,  G01R31/3185 ,  G06F1/12 ,  G06F9/52 ,  G06F11/00 ,  G06F11/10 ,  G06F11/16 ,  G06F11/20 ,  G06F11/273 ,  G06F12/08 ,  G06F12/14 ,  G06F12/16 ,  G06F13/00 ,  H04L12/56 ,  H04L29/14

CPC分类号： G01R31/31727 ,  G06F1/12 ,  G06F11/10 ,  G06F11/1604 ,  G06F11/1633 ,  G06F11/1645 ,  G06F11/165 ,  G06F11/1658 ,  G06F11/1679 ,  G06F11/1687 ,  G06F12/0815 ,  G06F12/1483 ,  H04L47/10 ,  H04L49/90 ,  H04L49/901 ,  H04L49/9057 ,  H04L69/40 ,  G01R31/318533 ,  G06F11/004 ,  G06F11/1044 ,  G06F11/167 ,  G06F11/1683 ,  G06F11/1695 ,  G06F11/20 ,  G06F11/2043 ,  G06F11/2097 ,  G06F11/2736 ,  G06F2201/845 ,  H04L12/56

摘要： A multiprocessor system includes a number of sub-processor systems, each substantially identically constructed, and each comprising a central processing unit (CPU), and at least one I/O device, interconnected by routing apparatus that also interconnects the sub-processor systems. A CPU of any one of the sub-processor systems may communicate, through the routing elements, with any I/O device of the system, or with any CPU of the system. The CPUs are structured to operate in one of two modes: a simplex mode in which the two CPUs operate independently of each other, and a duplex mode in which the CPUs operate in lock-step synchronism to execute each instruction of identical instruction streams at substantially the same time. Communications between I/O devices and CPUs is by packetized messages. Interrupts from I/O devices are communicated from the I/O devices to the CPUs (or from one CPU to another CPU) as message packets. CPUs and I/O devices may write to, or read from, memory of a CPU of the system. Memory protection is provided by an access validation method maintained by each CPU in which CPUs and/or I/O devices are provided with a validation to read/write memory of that CPU, without which memory access is denied.

摘要翻译： 多处理器系统包括大量相同构造的多个子处理器系统，每个子处理器系统包括中央处理单元（CPU），以及至少一个I / O设备，其通过也互连子处理器系统的路由设备互连。 任何一个子处理器系统的CPU可以通过路由元件与系统的任何I / O设备或系统的任何CPU通信。 CPU被构造为以两种模式之一操作：两个CPU彼此独立地操作的单工模式，以及CPU以锁步同步操作的双工模式，以基本上执行相同指令流的每条指令 同一时间。 I / O设备和CPU之间的通信是分组消息。 来自I / O设备的中断从I / O设备传送到CPU（或从一个CPU到另一个CPU）作为消息数据包。 CPU和I / O设备可以写入或读取系统的CPU的存储器。 存储器保护由每个CPU维护的访问验证方法提供，其中CPU和/或I / O设备被提供有对该CPU的存储器的读/写的验证，没有哪个内存访问被拒绝。

公开(公告)号：US6151689A

公开(公告)日：2000-11-21

申请号：US762653

申请日：1996-12-09

申请人： David J. Garcia ,  William Patterson Bunton ,  John Deane Coddington ,  John C. Krause ,  Susan Stone Meredith ,  David P. Sonnier ,  William Joel Watson ,  Linda Ellen Zalzala

发明人： David J. Garcia ,  William Patterson Bunton ,  John Deane Coddington ,  John C. Krause ,  Susan Stone Meredith ,  David P. Sonnier ,  William Joel Watson ,  Linda Ellen Zalzala

IPC分类号： G06F11/00 ,  H02H3/05

CPC分类号： G06F11/1482 ,  G06F11/1625 ,  G06F11/1645 ,  G06F11/165 ,  G06F11/1658 ,  G06F11/1675 ,  G06F11/2007 ,  G06F11/202 ,  G06F11/1683 ,  G06F11/2097 ,  G06F2201/845

摘要： A multiprocessor system includes a number of sub-processor systems, each substantially identically constructed, and each comprising a central processing unit (CPU), and at least one I/O device, interconnected by routing apparatus that also interconnects the sub-processor systems. A CPU of any one of the sub-processor systems may communicate, through the routing elements, with any I/O device of the system, or with any CPU of the system. Communications between I/O devices and CPUs is by packetized messages. Interrupts from I/O devices are communicated from the I/O devices to the CPUs (or from one CPU to another CPU) as message packets. CPUs and I/O devices may write to, or read from, memory of a CPU of the system. Memory protection is provided by an access validation method maintained by each CPU in which CPUs and/or I/O devices are provided with a validation to read/write memory of that CPU, without which memory access is denied.

摘要翻译： 多处理器系统包括大量相同构造的多个子处理器系统，每个子处理器系统包括中央处理单元（CPU），以及至少一个I / O设备，其通过也互连子处理器系统的路由设备互连。 任何一个子处理器系统的CPU可以通过路由元件与系统的任何I / O设备或系统的任何CPU通信。 I / O设备和CPU之间的通信是分组消息。 来自I / O设备的中断从I / O设备传送到CPU（或从一个CPU到另一个CPU）作为消息数据包。 CPU和I / O设备可以写入或读取系统的CPU的存储器。 存储器保护由每个CPU维护的访问验证方法提供，其中CPU和/或I / O设备被提供有对该CPU的存储器的读/写的验证，没有哪个内存访问被拒绝。

公开(公告)号：US5914953A

公开(公告)日：1999-06-22

申请号：US474772

申请日：1995-06-07

申请人： John C. Krause ,  David J. Garcia ,  Robert W. Horst ,  Geoffrey I. Iswandhi ,  David Paul Sonnier ,  William Joel Watson ,  Linda Ellen Zalzala

发明人： John C. Krause ,  David J. Garcia ,  Robert W. Horst ,  Geoffrey I. Iswandhi ,  David Paul Sonnier ,  William Joel Watson ,  Linda Ellen Zalzala

IPC分类号： G06F11/18 ,  G01R31/317 ,  G01R31/3185 ,  G06F1/12 ,  G06F9/52 ,  G06F11/00 ,  G06F11/10 ,  G06F11/16 ,  G06F11/20 ,  G06F11/273 ,  G06F12/08 ,  G06F12/14 ,  G06F12/16 ,  G06F13/00 ,  H04L12/56 ,  H04L29/14 ,  H04L12/00

CPC分类号： G01R31/31727 ,  G06F1/12 ,  G06F11/10 ,  G06F11/1604 ,  G06F11/1633 ,  G06F11/1645 ,  G06F11/165 ,  G06F11/1658 ,  G06F11/1679 ,  G06F11/1687 ,  G06F12/0815 ,  G06F12/1483 ,  H04L47/10 ,  H04L49/90 ,  H04L49/901 ,  H04L49/9057 ,  H04L69/40 ,  G01R31/318533 ,  G06F11/004 ,  G06F11/1044 ,  G06F11/167 ,  G06F11/1683 ,  G06F11/1695 ,  G06F11/20 ,  G06F11/2043 ,  G06F11/2097 ,  G06F11/2736 ,  G06F2201/845 ,  H04L12/56

摘要： A processing system includes multiple processor units and multiple input/output elements communicatively interconnected by a system area network having a plurality of multi-ported router elements. Communication between the system elements uses message packets that contain, among other things, destination information that identifies the intended recipient of the message packet. That destination information is used, at least in part, for routing message packets from a its source to its intended destination. Deadlocks are eliminated by providing each router with information as to which ports cannot be used for re-transmission of a message packet, depending upon which port is receiving that message packet.

摘要翻译： 处理系统包括由具有多个多端口路由器元件的系统区域网络通信地互连的多个处理器单元和多个输入/输出元件。 系统元件之间的通信使用消息包，其包含标识消息包的预期接收者的目的地信息。 该目的地信息至少部分地用于将消息包从其源传送到其预期目的地。 通过为每个路由器提供关于根据哪个端口正在接收该消息分组而不能用于重新发送消息分组的哪些端口的信息来消除死锁。