公开(公告)号：US07532528B2

公开(公告)日：2009-05-12

申请号：US11772151

申请日：2007-06-30

申请人： Dinesh Somasekhar ,  Muhammad M Khellah ,  Yibin Ye ,  Nam Sung Kim ,  Vivek K De

发明人： Dinesh Somasekhar ,  Muhammad M Khellah ,  Yibin Ye ,  Nam Sung Kim ,  Vivek K De

IPC分类号： G11C7/00

CPC分类号： G11C11/4091 ,  G11C7/08 ,  G11C29/02 ,  G11C29/026 ,  G11C29/028 ,  G11C2207/005

摘要： A memory system having a selectable configuration for sense amplifiers is included. The memory system can include bit cells and a switch module coupled to the bit cell and to a first portion of a sense amplifier. The switch module can connect, disconnect or cross couple the bit cell to the sense amplifier based on a test for the input offset voltage of first portion of the sense amplifier. A similar configuration can be implemented by a second portion of the sense amplifier. The system can also include a programmer module to configure a setting of the switch module and can include a column select module to couple the bit cells to the sense amplifiers based on what column of bit cell is to be read. Other embodiments are also disclosed.

摘要翻译： 包括具有用于读出放大器的可选配置的存储器系统。 存储器系统可以包括位单元和耦合到位单元和读出放大器的第一部分的开关模块。 开关模块可以基于对读出放大器的第一部分的输入偏移电压的测试来连接，断开或将该位单元交叉耦合到读出放大器。 类似的配置可以由读出放大器的第二部分来实现。 该系统还可以包括用于配置开关模块的设置的编程器模块，并且可以包括列选择模块，以便基于要读取的位单元的列来将位单元耦合到读出放大器。 还公开了其他实施例。

公开(公告)号：US07120072B2

公开(公告)日：2006-10-10

申请号：US10881001

申请日：2004-06-30

申请人： Yibin Ye ,  Dinesh Somasekhar ,  Muhammad M Khellah ,  Fabrice Paillet ,  Stephen H Tang ,  Ali Keshavarzi ,  Shih-Lien L Lu ,  Vivek K De

发明人： Yibin Ye ,  Dinesh Somasekhar ,  Muhammad M Khellah ,  Fabrice Paillet ,  Stephen H Tang ,  Ali Keshavarzi ,  Shih-Lien L Lu ,  Vivek K De

IPC分类号： G11C7/00

CPC分类号： G11C11/405

摘要： A two transistor memory cell includes a write transistor and a read transistor. When reading the memory cell, the read transistor is turned on, and a voltage develops on a read bit line.

摘要翻译： 双晶体管存储单元包括写晶体管和读晶体管。 读取存储单元时，读取晶体管导通，读取位线上产生电压。

公开(公告)号：US07230846B2

公开(公告)日：2007-06-12

申请号：US11151982

申请日：2005-06-14

申请人： Ali Keshavarzi ,  Stephen H Tang ,  Dinesh Somasekhar ,  Fabrice Paillet ,  Muhammad M Khellah ,  Yibin Ye ,  Vivek K De ,  Gerhard Schrom

发明人： Ali Keshavarzi ,  Stephen H Tang ,  Dinesh Somasekhar ,  Fabrice Paillet ,  Muhammad M Khellah ,  Yibin Ye ,  Vivek K De ,  Gerhard Schrom

IPC分类号： G11C11/34

CPC分类号： G11C11/404 ,  G11C2211/4016

摘要： In general, in one aspect, the disclosure describes a memory array including a plurality of memory cells arranged in rows and columns. Each memory cell includes a transistor having a floating body capable of storing a charge. A plurality of word lines and purge lines are interconnected to rows of memory cells. A plurality of bit lines are interconnected to columns of memory cells. Driving signals provided via the word lines, the purge lines, and the bit lines can cooperate to alter the charge of the floating body region in one or more of the memory cells.

摘要翻译： 通常，在一个方面，本公开描述了包括以行和列布置的多个存储单元的存储器阵列。 每个存储单元包括具有能够存储电荷的浮动体的晶体管。 多个字线和清除线与存储器单元的行互连。 多个位线被连接到存储器单元的列。 通过字线提供的驱动信号，清除线和位线可以协作以改变一个或多个存储器单元中的浮体区域的电荷。

公开(公告)号：US07102358B2

公开(公告)日：2006-09-05

申请号：US10880337

申请日：2004-06-29

申请人： Ali Keshavarzi ,  Fabrice Paillet ,  Muhammad M Khellah ,  Dinesh Somasekhar ,  Yibin Ye ,  Stephen H Tang ,  Mohsen Alavi ,  Vivek K De

发明人： Ali Keshavarzi ,  Fabrice Paillet ,  Muhammad M Khellah ,  Dinesh Somasekhar ,  Yibin Ye ,  Stephen H Tang ,  Mohsen Alavi ,  Vivek K De

IPC分类号： G01R31/26

CPC分类号： G01R31/2621 ,  G01R19/16571

摘要： A transistor may have degraded characteristics because of an overvoltage condition. The degraded characteristics may be sensed to determine that the transistor has previously been subjected to an overvoltage condition.

摘要翻译： 由于过电压状态，晶体管可能具有劣化特性。 可以感测劣化特性以确定晶体管先前已经经受过压状态。

公开(公告)号：US07397395B2

公开(公告)日：2008-07-08

申请号：US11059174

申请日：2005-02-16

申请人： James W Tschanz ,  Mircea R. Stan ,  Muhammad M Khellah ,  Yibin Ye ,  Vivek K De

发明人： James W Tschanz ,  Mircea R. Stan ,  Muhammad M Khellah ,  Yibin Ye ,  Vivek K De

IPC分类号： H03M7/00

CPC分类号： G06F13/4213 ,  H03K19/23 ,  H03M5/145 ,  Y02D10/14 ,  Y02D10/151

摘要： In general, in one aspect, the disclosure describes an apparatus inluding a representative majority voter gate to analyze bit transitions of a pluraility of bits. The plurailuty of bits are analzed in groups. The representative majority voter gate generates an invert signal based on the analysis. The apparatus further inludes a conditional inverter to apply the invert signal to the pluraility of bits.

摘要翻译： 一般来说，在一个方面，本公开描述了一种包括代表性的多数选民门来分析多个位的位转换的装置。 分组的分类分析。 代表大多数选民门根据分析产生反转信号。 该装置进一步包括条件反相器将反相信号应用于多个位。

公开(公告)号：US20140003132A1

公开(公告)日：2014-01-02

申请号：US13536521

申请日：2012-06-28

申请人： Jaydeep P. Kulkarni ,  Muhammad M Khellah ,  James W. Tschanz ,  Bibiche M. Geuskens ,  Vivek K. De

发明人： Jaydeep P. Kulkarni ,  Muhammad M Khellah ,  James W. Tschanz ,  Bibiche M. Geuskens ,  Vivek K. De

IPC分类号： G11C7/12 ,  G11C11/00 ,  G11C7/00

CPC分类号： G11C11/419 ,  G11C7/227 ,  G11C11/412 ,  G11C11/413

摘要： Described is an apparatus for self-induced reduction in write minimum supply voltage for a memory element. The apparatus comprises: a memory element having cross-coupled inverters coupled to a first supply node; a power device coupled to the first supply node and a second supply node, the second supply node coupled to power supply; and an access device having a gate terminal coupled to a word-line, a first terminal coupled to the memory element, and a second terminal coupled to a bit-line which is operable to be pre-discharged to a logical low level prior to write operation.

摘要翻译： 描述了一种用于存储元件的写入最小电源电压的自感应降低的装置。 该装置包括：具有耦合到第一电源节点的交叉耦合的反相器的存储元件; 耦合到第一电源节点和第二电源节点的电源设备，第二电源节点耦合到电源; 以及具有耦合到字线的栅极端子，耦合到存储器元件的第一端子和耦合到位线的第二端子的存取装置，该位线可操作以在写入之前预放电到逻辑低电平 操作。