公开(公告)号：US20100136775A1

公开(公告)日：2010-06-03

申请号：US12607567

申请日：2009-10-28

申请人： Seung-Ha CHOI ,  Sang-Gab KIM ,  Bong-Kyu SHIN ,  Sang-Uk LIM ,  Jin-Ho JU ,  Sung-Hoon YANG ,  Sang-Woo WHANGBO ,  Jae-Ho CHOI ,  Ki-Yeup LEE ,  Yun-Jong YEO ,  Shin-Il CHOI ,  Dong-Ju YANG ,  Hong-Kee CHIN ,  Yu-Gwang JEONG

发明人： Seung-Ha CHOI ,  Sang-Gab KIM ,  Bong-Kyu SHIN ,  Sang-Uk LIM ,  Jin-Ho JU ,  Sung-Hoon YANG ,  Sang-Woo WHANGBO ,  Jae-Ho CHOI ,  Ki-Yeup LEE ,  Yun-Jong YEO ,  Shin-Il CHOI ,  Dong-Ju YANG ,  Hong-Kee CHIN ,  Yu-Gwang JEONG

IPC分类号： H01L21/28

CPC分类号： H01L29/4908 ,  H01L27/1225 ,  H01L27/1248 ,  H01L29/458 ,  H01L29/7869

摘要： Provided is a method for manufacturing a thin-film transistor substrate, in which the etching characteristics of an insulating film and a passivation layer are enhanced. The insulating film and the passivation layer are deposited by low temperature chemical vapor deposition. The method includes disposing a gate wiring on an insulating substrate; disposing a gate insulating film on the gate wiring; disposing a data wiring on the gate insulating film; disposing a passivation layer on the data wiring; and forming a contact hole by etching at least one of the gate insulating film and the passivation layer, wherein at least one of the gate insulating film and the passivation layer is disposed at a temperature of about 280° C. or below, and the forming of the contact hole is performed at a pressure of about 60 mT or below.

摘要翻译： 提供一种制造薄膜晶体管基板的方法，其中提高了绝缘膜和钝化层的蚀刻特性。 通过低温化学气相沉积沉积绝缘膜和钝化层。 该方法包括在绝缘基板上设置栅极布线; 在栅极布线上设置栅极绝缘膜; 在栅极绝缘膜上设置数据布线; 在数据线上设置钝化层; 以及通过蚀刻所述栅极绝缘膜和所述钝化层中的至少一个来形成接触孔，其中所述栅极绝缘膜和所述钝化层中的至少一个设置在约280℃或更低的温度下，并且所述形成 的接触孔在约60mT以下的压力下进行。

公开(公告)号：US20110297931A1

公开(公告)日：2011-12-08

申请号：US13210282

申请日：2011-08-15

申请人： Dong-Ju YANG ,  Yu-Gwang JEONG ,  Ki-Yeup LEE ,  Sang-Gab KIM ,  Yun-Jong YEO ,  Shin-Il CHOI ,  Hong-Kee CHIN ,  Seung-Ha CHOI ,  Jung-Suk BANG

发明人： Dong-Ju YANG ,  Yu-Gwang JEONG ,  Ki-Yeup LEE ,  Sang-Gab KIM ,  Yun-Jong YEO ,  Shin-Il CHOI ,  Hong-Kee CHIN ,  Seung-Ha CHOI ,  Jung-Suk BANG

IPC分类号： H01L29/786

CPC分类号： H01L27/1248 ,  H01L27/1214 ,  H01L27/1225 ,  H01L27/1288 ,  H01L29/7869

摘要： A method of fabricating a thin film transistor array substrate is presented. The method entails forming a gate interconnection line on an insulating substrate, forming a gate insulating layer on the gate interconnection line, forming a semiconductor layer and a data interconnection line on the semiconductor layer, sequentially forming multiple passivation layers, etching the passivation layers down to a drain electrode that is an extension of the data interconnection line. The portion of the drain electrode that is exposed at this stage is a part of the drain electrode-pixel electrode contact portion. A pixel electrode is formed connected to the drain electrode. Two of the passivation layers have the same composition but are processed at different temperatures. A thin film transistor prepared in the above manner is also presented.

摘要翻译： 提出了制造薄膜晶体管阵列基板的方法。 该方法需要在绝缘基板上形成栅极互连线，在栅极互连线上形成栅极绝缘层，在半导体层上形成半导体层和数据互连线，依次形成多个钝化层，将钝化层蚀刻到 作为数据互连线的延伸线的漏电极。 在该阶段暴露的漏电极的部分是漏极电极 - 像素电极接触部分的一部分。 形成连接到漏电极的像素电极。 两个钝化层具有相同的组成，但是在不同的温度下进行处理。 还提出了以上述方式制备的薄膜晶体管。

公开(公告)号：US20090278126A1

公开(公告)日：2009-11-12

申请号：US12431969

申请日：2009-04-29

申请人： Dong-Ju YANG ,  Sang-Gab KIM ,  Ki-Yeup LEE ,  Yun-Jong YEO ,  Shin-Il CHOI ,  Hong-Kee CHIN ,  Yu-Gwang JEONG ,  Seung-Ha CHOI

发明人： Dong-Ju YANG ,  Sang-Gab KIM ,  Ki-Yeup LEE ,  Yun-Jong YEO ,  Shin-Il CHOI ,  Hong-Kee CHIN ,  Yu-Gwang JEONG ,  Seung-Ha CHOI

IPC分类号： H01L29/786 ,  H01L23/522 ,  H01L21/768

CPC分类号： H01L21/76879 ,  H01L27/124

摘要： A metal line substrate and a method of fabricating thereof, the metal line substrate including an insulating layer and a capping layer disposed on an insulating substrate, a trench defined by the insulating layer and the capping layer disposed on the insulating substrate, a seed layer pattern disposed on the insulating substrate, and a low-resistive conductive layer pattern disposed in the trench and contacting the seed layer pattern. The capping layer pattern includes a protrusion region which is in contact with the low-resistive conductive layer pattern.

摘要翻译： 一种金属线基板及其制造方法，所述金属线基板包括绝缘层和设置在绝缘基板上的覆盖层，由绝缘层限定的沟槽和设置在绝缘基板上的覆盖层，种子层图案 设置在绝缘基板上，以及设置在沟槽中并接触种子层图案的低电阻导电层图案。 覆盖层图案包括与低电阻导电层图案接触的突起区域。

公开(公告)号：US20100044717A1

公开(公告)日：2010-02-25

申请号：US12434942

申请日：2009-05-04

申请人： Seung-Ha CHOI ,  Ki-Yeup LEE ,  Sang-Gab KIM ,  Shin-Il CHOI ,  Dong-Ju YANG ,  Hong-Kee CHIN ,  Yu-Gwang JEONG ,  Ji-Young PARK ,  Dong-Hoon LEE ,  Byeong-Beom KIM

发明人： Seung-Ha CHOI ,  Ki-Yeup LEE ,  Sang-Gab KIM ,  Shin-Il CHOI ,  Dong-Ju YANG ,  Hong-Kee CHIN ,  Yu-Gwang JEONG ,  Ji-Young PARK ,  Dong-Hoon LEE ,  Byeong-Beom KIM

IPC分类号： H01L29/786 ,  H01L21/336

CPC分类号： H01L29/458 ,  H01L27/124 ,  H01L29/4908

摘要： After forming a signal line including aluminum, an upper layer of an oxide layer including aluminum that covers the signal line is formed in the same chamber and by using the same sputtering target as the signal line, or a buffer layer of an oxide layer including aluminum is formed in a contact hole exposing the signal line during the formation of the contact hole. Accordingly, the contact characteristic between an upper layer including indium tin oxide (“ITO”) or indium zinc oxide (“IZO”) and the signal line may be improved to enhance the adhesion therebetween while not increasing the production cost of the thin film transistor (“TFT”) array panel.

摘要翻译： 在形成包括铝的信号线之后，在相同的室中形成包含覆盖信号线的铝的氧化物层的上层，并且通过使用与信号线相同的溅射靶，或者包括铝的氧化物层的缓冲层 形成在接触孔形成期间暴露信号线的接触孔中。 因此，可以改善包括氧化铟锡（“ITO”）或氧化铟锌（“IZO”）的上层与信号线之间的接触特性，以增强其之间的粘附，同时不增加薄膜晶体管的生产成本 （“TFT”）阵列面板。

公开(公告)号：US20120028421A1

公开(公告)日：2012-02-02

申请号：US13109686

申请日：2011-05-17

申请人： Dong-Ju YANG ,  Yu-Gwang JEONG ,  Jean-Ho SONG ,  Ki-Yeup LEE ,  Shin-Il CHOI ,  Tae-Woo KIM

发明人： Dong-Ju YANG ,  Yu-Gwang JEONG ,  Jean-Ho SONG ,  Ki-Yeup LEE ,  Shin-Il CHOI ,  Tae-Woo KIM

IPC分类号： H01L21/336

CPC分类号： H01L27/1288 ,  H01L21/32138 ,  H01L27/1214 ,  H01L27/1255 ,  H01L29/458

摘要： A method for manufacturing a thin film transistor array panel includes forming a gate line; forming an insulating layer on the gate line; forming first and second silicon layers first and second metal layers; forming a photoresist pattern having first and second portions; forming first and second metal patterns by etching the first and second metal layers; processing the first metal pattern with SF6 or SF6/He; forming silicon and semiconductor patterns by etching the second and first silicon layers; removing the first portion of the photoresist pattern; forming an upper layer of a data wire by wet etching the second metal pattern; forming a lower layer of the data wire and an ohmic contact by etching the first metal and amorphous silicon patterns; forming a passivation layer including a contact hole on the upper layer; and forming a pixel electrode on the passivation layer.

摘要翻译： 薄膜晶体管阵列板的制造方法包括：形成栅极线; 在栅极线上形成绝缘层; 第一和第二硅层第一和第二金属层; 形成具有第一和第二部分的光致抗蚀剂图案; 通过蚀刻第一和第二金属层形成第一和第二金属图案; 用SF6或SF6 / He处理第一金属图案; 通过蚀刻第二和第一硅层形成硅和半导体图案; 去除光致抗蚀剂图案的第一部分; 通过湿法蚀刻第二金属图案形成数据线的上层; 通过蚀刻第一金属和非晶硅图案形成数据线的下层和欧姆接触; 在上层形成包括接触孔的钝化层; 以及在所述钝化层上形成像素电极。

公开(公告)号：US20110140111A1

公开(公告)日：2011-06-16

申请号：US12859792

申请日：2010-08-20

申请人： Chang-Oh JEONG ,  Woo-Sung SOHN ,  Dong-Gyu KIM ,  Shi-Yul KIM ,  Ki-Yeup LEE ,  Jean-Ho SONG

发明人： Chang-Oh JEONG ,  Woo-Sung SOHN ,  Dong-Gyu KIM ,  Shi-Yul KIM ,  Ki-Yeup LEE ,  Jean-Ho SONG

IPC分类号： H01L33/08 ,  H01L21/336

CPC分类号： H01L33/16 ,  H01L27/124 ,  H01L27/1288

摘要： A thin film transistor array panel is provided and includes a gate line, a gate insulating layer covering the gate line, a semiconductor layer disposed on the gate insulating layer, and a data line and a drain electrode disposed on the semiconductor layer. The data line and the drain electrode have a dual-layered structure including a lower layer and an upper layer with the lower layer having a first portion protruded outside the upper layer and the semiconductor layer having a second portion protruded outside the edge of the lower layer.

摘要翻译： 提供了一种薄膜晶体管阵列面板，包括栅极线，覆盖栅极线的栅极绝缘层，设置在栅极绝缘层上的半导体层，以及设置在半导体层上的数据线和漏电极。 数据线和漏电极具有包括下层和上层的双层结构，其中下层具有突出于上层之外的第一部分，并且半导体层具有突出于下层边缘外侧的第二部分 。