公开(公告)号：US20070226433A1

公开(公告)日：2007-09-27

申请号：US11803998

申请日：2007-05-16

申请人： Frederick Furtek ,  Paul Master

发明人： Frederick Furtek ,  Paul Master

IPC分类号： G06F12/00

CPC分类号： G06F15/167 ,  G06F3/0626 ,  G06F3/0661 ,  G06F3/0679 ,  G06F13/1657 ,  G11C7/1072 ,  H04L67/32

摘要： A memory controller to provide memory access services in an adaptive computing engine is provided. The controller comprises: a network interface configured to receive a memory request from a programmable network; and a memory interface configured to access a memory to fulfill the memory request from the programmable network, wherein the memory interface receives and provides data for the memory request to the network interface, the network interface configured to send data to and receive data from the programmable network.

公开(公告)号：US08843928B2

公开(公告)日：2014-09-23

申请号：US13011763

申请日：2011-01-21

申请人： Paul Master ,  Frederick Furtek

发明人： Paul Master ,  Frederick Furtek

IPC分类号： G06F9/46 ,  G06F9/45 ,  G06F15/76 ,  G06F9/40 ,  G06F15/173 ,  G06F9/50

CPC分类号： G06F9/3885 ,  G06F9/4881 ,  G06F9/5033 ,  G06F9/505 ,  G06F15/17362

摘要： A method and system of efficient use and programming of a multi-processing core device. The system includes a programming construct that is based on stream-domain code. A programmable core based computing device is disclosed. The computing device includes a plurality of processing cores coupled to each other. A memory stores stream-domain code including a stream defining a stream destination module and a stream source module. The stream source module places data values in the stream and the stream conveys data values from the stream source module to the stream destination module. A runtime system detects when the data values are available to the stream destination module and schedules the stream destination module for execution on one of the plurality of processing cores.

摘要翻译： 一种多处理核心设备的高效使用和编程方法和系统。 该系统包括基于流域代码的编程结构。 公开了一种基于可编程内核的计算设备。 计算设备包括彼此耦合的多个处理核心。 存储器存储流域代码，包括定义流目的地模块和流源模块的流。 流源模块将数据值放入流中，流将数据流从流源模块传送到流目的地模块。 运行时系统检测数据值何时可用于流目的地模块并且调度流目的地模块以在多个处理核心之一上执行。

公开(公告)号：US20120036514A1

公开(公告)日：2012-02-09

申请号：US13204164

申请日：2011-08-05

申请人： Paul Master ,  Frederick Furtek

发明人： Paul Master ,  Frederick Furtek

IPC分类号： G06F9/50

CPC分类号： G06F8/45 ,  G06F8/456 ,  G06F8/54 ,  G06F9/38 ,  G06F9/445

摘要： A method and system of compiling and linking source stream programs for efficient use of multi-node devices. The system includes a compiler, a linker, a loader and a runtime component. The process converts a source code stream program to a compiled object code that is used with a programmable node based computing device having a plurality of processing nodes coupled to each other. The programming modules include stream statements for input values and output values in the form of sources and destinations for at least one of the plurality of processing nodes and stream statements that determine the streaming flow of values for the at least one of the plurality of processing nodes. The compiler converts the source code stream based program to object modules, object module instances and executables. The linker matches the object module instances to at least one of the multiple cores. The loader loads the tasks required by the object modules in the nodes and configure the nodes matched with the object module instances. The runtime component runs the converted program.

摘要翻译： 编译和链接源流程序以有效利用多节点设备的方法和系统。 该系统包括编译器，链接器，加载器和运行时组件。 该过程将源代码流程序转换为与具有彼此耦合的多个处理节点的基于可编程节点的计算设备一起使用的编译对象代码。 编程模块包括用于多个处理节点和流语句中的至少一个的源和目的地形式的输入值和输出值的流语句，其确定多个处理节点中的至少一个处理节点的值的流式流 。 编译器将基于源代码流的程序转换为对象模块，对象模块实例和可执行文件。 链接器将对象模块实例与多个核心中的至少一个进行匹配。 加载器加载节点中对象模块所需的任务，并配置与对象模块实例匹配的节点。 运行时组件运行转换的程序。

公开(公告)号：US20110179252A1

公开(公告)日：2011-07-21

申请号：US13011763

申请日：2011-01-21

申请人： Paul Master ,  Frederick Furtek

发明人： Paul Master ,  Frederick Furtek

IPC分类号： G06F15/76 ,  G06F9/06

CPC分类号： G06F9/3885 ,  G06F9/4881 ,  G06F9/5033 ,  G06F9/505 ,  G06F15/17362

摘要： A method and system of efficient use and programming of a multi-processing core device. The system includes a programming construct that is based on stream-domain code. A programmable core based computing device is disclosed. The computing device includes a plurality of processing cores coupled to each other. A memory stores stream-domain code including a stream defining a stream destination module and a stream source module. The stream source module places data values in the stream and the stream conveys data values from the stream source module to the stream destination module. A runtime system detects when the data values are available to the stream destination module and schedules the stream destination module for execution on one of the plurality of processing cores.

摘要翻译： 一种多处理核心设备的高效使用和编程方法和系统。 该系统包括基于流域代码的编程结构。 公开了一种基于可编程内核的计算设备。 计算设备包括彼此耦合的多个处理核心。 存储器存储流域代码，包括定义流目的地模块和流源模块的流。 流源模块将数据值放入流中，流将数据流从流源模块传送到流目的地模块。 运行时系统检测数据值何时可用于流目的地模块并且调度流目的地模块以在多个处理核心之一上执行。

公开(公告)号：US5298805A

公开(公告)日：1994-03-29

申请号：US44921

申请日：1993-04-08

申请人： Tim Garverick ,  Jim Sutherland ,  Sanjay Popli ,  Venkata Alturi ,  Arthur Smith, Jr. ,  Scott Pickett ,  David Hawley ,  Shao-Pin Chen ,  Shankar Moni ,  Benjamin S. Ting ,  Rafael C. Camarota ,  Shin-Mann Day ,  Frederick Furtek

发明人： Tim Garverick ,  Jim Sutherland ,  Sanjay Popli ,  Venkata Alturi ,  Arthur Smith, Jr. ,  Scott Pickett ,  David Hawley ,  Shao-Pin Chen ,  Shankar Moni ,  Benjamin S. Ting ,  Rafael C. Camarota ,  Shin-Mann Day ,  Frederick Furtek

IPC分类号： H03K17/22 ,  H03K19/003 ,  H03K19/173 ,  H03K19/177

CPC分类号： H03K17/223 ,  H03K19/00361 ,  H03K19/1736 ,  H03K19/17704 ,  H03K19/17736

摘要： A low transistor count programmable bussing resource for a programmable logic array allows the use of the bussing resources as inputs or outputs to a cell in the array and allows connections between different buses without effecting the normal use of the cell. The bussing resource allows efficient routing of signals between cells and is symmetric to allow rotation of logic macros built using combinations of cells and buses.

摘要翻译： 用于可编程逻辑阵列的低晶体管计数可编程总线资源允许使用总线资源作为阵列中的单元的输入或输出，并且允许不同总线之间的连接，而不影响电池的正常使用。 总线资源允许在单元之间有效地路由信号，并且对称地允许使用单元和总线的组合构建的逻辑宏的旋转。

公开(公告)号：US20060167664A1

公开(公告)日：2006-07-27

申请号：US11265998

申请日：2005-11-02

申请人： Frederick Furtek

发明人： Frederick Furtek

IPC分类号： G06F17/10

CPC分类号： G06F11/3608

摘要： A mechanism for verifying system behavior includes: (1) A “constraint-based inference engine” and (2) a “constraint-based simulator.” The inference engine accepts logical/temporal/data dependencies describing a system implementation and automatically derives new logical/temporal/data dependencies describing the input/output (“black-box”) behavior of the system or other aspect of the system's behavior. This capability means that a “behavioral model” can be automatically extracted from a “structural model,” thereby. supporting “encapsulation” and “information hiding.” The simulator is driven by the output of the inference engine and behaves like a cycle-accurate simulator except that it can answer the question: Why does Signal S have Value V at Time T? This capability helps in system debugging since the simulator can immediately provide the user with the cause of an anomalous output value in the form of a behavioral constraint (implication) showing how the output value depends upon specific input values appearing in the simulation.

摘要翻译： 用于验证系统行为的机制包括：（1）“基于约束的推理机”和（2）“基于约束的模拟器”。 推理引擎接受描述系统实现的逻辑/时间/数据依赖性，并自动导出描述系统的输入/输出（“黑箱”）行为或系统行为的其他方面的新的逻辑/时间/数据依赖性。 这种能力意味着可以从“结构模型”中自动提取“行为模型”。 支持“封装”和“信息隐藏”。 模拟器由推理引擎的输出驱动，并且像循环精确的模拟器一样运行，除了它可以回答以下问题：为什么信号S在时间T具有值V？ 该功能有助于系统调试，因为模拟器可以立即向用户提供行为约束（含义）形式的异常输出值的原因，显示输出值如何取决于模拟中出现的特定输入值。

公开(公告)号：US5296759A

公开(公告)日：1994-03-22

申请号：US79213

申请日：1993-06-18

申请人： Jim Sutherland ,  Sanjay Popli ,  Venkata Alturi ,  Frederick Furtek

发明人： Jim Sutherland ,  Sanjay Popli ,  Venkata Alturi ,  Frederick Furtek

IPC分类号： H03K17/22 ,  H03K19/003 ,  H03K19/173 ,  H03K19/177

CPC分类号： H03K19/17736 ,  H03K17/223 ,  H03K19/00361 ,  H03K19/1736 ,  H03K19/17704 ,  H03K19/17728

摘要： The present invention provides a configurable logic array that includes a plurality of individually configurable logic cells arranged in a matrix that includes a plurality of horizontal rows of logic cells and a plurality of vertical columns of logic cells. Adjacent abutting cells logic cells are interconnectable via horizontal and vertical configurable interconnections running between adjacent cells. Furthermore, configurable diagonal interconnections run between diagonally adjacent abutting logic cells in the array.

摘要翻译： 本发明提供了一种可配置逻辑阵列，其包括以矩阵形式布置的多个可单独配置的逻辑单元，其包括多个逻辑单元的水平行和多个逻辑单元的垂直列。 相邻的邻接单元逻辑单元可通过在相邻单元之间运行的水平和垂直配置互连而互连。 此外，可配置的对角互连在阵列中的对角相邻的邻接逻辑单元之间运行。