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45 条记录 (耗时 0.034 秒)

    Posting weakly ordered transactions
    1.
    发明授权
    Posting weakly ordered transactions 失效
    发布弱订单交易

    公开(公告)号：US08347035B2

    公开(公告)日：2013-01-01

    申请号：US12338919

    申请日：2008-12-18

    申请人： Geeyarpuram N. Santhanakrishnan ,  Julius Mandelblat ,  Ehud Cohen ,  Larisa Novakovsky ,  Zeev Offen ,  Michelle J. Moravan ,  Shlomo Raikin ,  Ron Gabor

    发明人： Geeyarpuram N. Santhanakrishnan ,  Julius Mandelblat ,  Ehud Cohen ,  Larisa Novakovsky ,  Zeev Offen ,  Michelle J. Moravan ,  Shlomo Raikin ,  Ron Gabor

    IPC分类号： G06F12/00

    CPC分类号： G06F12/0808 ,  G06F12/0811 ,  G06F12/0815

    摘要： A processor may comprise a core area, a control unit, an uncore area. The core area may comprise multiple processing cores and line-fill buffers. A first processing core of the core area may store a first weakly ordered transaction in a first line-fill buffer. The firs processing core may offload the first weakly ordered transaction to the extended buffer space provisioned in the uncore area after receiving a request from the uncore area. The first processing core may then de-allocate the first line-fill buffer after the first weakly ordered transaction is offloaded to the extended buffer space. The uncore may then post the first weakly ordered transaction to a memory or a memory system. The control unit may track the first weakly ordered transaction to ensure that the first weakly ordered transaction is posted to the memory or the system.

    摘要翻译： 处理器可以包括核心区域，控制单元，无孔区域。 核心区域可以包括多个处理核心和线填充缓冲器。 核心区域的第一处理核心可以将第一弱排序事务存储在第一行填充缓冲器中。 最初的处理核心可以在收到来自无孔区域的请求之后将第一弱有序的事务卸载到在非空区域中提供的扩展缓冲区。 然后，第一处理核心可以在第一弱有序事务被卸载到扩展缓冲区空间之后，将第一行填充缓冲区去分配。 然后，无节点可以将第一弱排序事务发布到存储器或存储器系统。 控制单元可以跟踪第一弱排序事务，以确保第一弱排序事务被发布到存储器或系统。

    POSTING WEAKLY ORDERED TRANSACTIONS
    2.
    发明申请
    POSTING WEAKLY ORDERED TRANSACTIONS 失效
    订购弱势订单交易

    公开(公告)号：US20100161907A1

    公开(公告)日：2010-06-24

    申请号：US12338919

    申请日：2008-12-18

    申请人： Geeyarpuram N. Santhanakrishnan ,  Julius Mandelblat ,  Ehud Cohen ,  Larisa Novakovsky ,  Zeev Offen ,  Michelle J. Moravan ,  Shlomo Raikin ,  Ron Gabor

    发明人： Geeyarpuram N. Santhanakrishnan ,  Julius Mandelblat ,  Ehud Cohen ,  Larisa Novakovsky ,  Zeev Offen ,  Michelle J. Moravan ,  Shlomo Raikin ,  Ron Gabor

    IPC分类号： G06F12/08

    CPC分类号： G06F12/0808 ,  G06F12/0811 ,  G06F12/0815

    摘要： A processor may comprise a core area, a control unit, an uncore area. The core area may comprise multiple processing cores and line-fill buffers. A first processing core of the core area may store a first weakly ordered transaction in a first line-fill buffer. The firs processing core may offload the first weakly ordered transaction to the extended buffer space provisioned in the uncore area after receiving a request from the uncore area. The first processing core may then de-allocate the first line-fill buffer after the first weakly ordered transaction is offloaded to the extended buffer space. The uncore may then post the first weakly ordered transaction to a memory or a memory system. The control unit may track the first weakly ordered transaction to ensure that the first weakly ordered transaction is posted to the memory or the system.

    摘要翻译： 处理器可以包括核心区域，控制单元，无孔区域。 核心区域可以包括多个处理核心和线填充缓冲器。 核心区域的第一处理核心可以将第一弱排序事务存储在第一行填充缓冲器中。 最初的处理核心可以在收到来自无孔区域的请求之后将第一弱有序的事务卸载到在非空区域中提供的扩展缓冲区。 然后，第一处理核心可以在第一弱有序事务被卸载到扩展缓冲区空间之后，将第一行填充缓冲区去分配。 然后，无节点可以将第一弱排序事务发布到存储器或存储器系统。 控制单元可以跟踪第一弱排序事务，以确保第一弱排序事务被发布到存储器或系统。

    Acceleration threads on idle OS-visible thread execution units
    5.
    发明授权
    Acceleration threads on idle OS-visible thread execution units 有权
    空闲OS可见线程执行单元上的加速线程

    公开(公告)号：US09003421B2

    公开(公告)日：2015-04-07

    申请号：US11288823

    申请日：2005-11-28

    申请人： Ron Gabor ,  Gad Sheaffer ,  Avi Mendelson ,  Uri C. Weiser ,  Hong Wang

    发明人： Ron Gabor ,  Gad Sheaffer ,  Avi Mendelson ,  Uri C. Weiser ,  Hong Wang

    IPC分类号： G06F9/46 ,  G06F9/30 ,  G06F9/48 ,  G06F9/50

    CPC分类号： G06F9/4843 ,  G06F9/461 ,  G06F9/5027 ,  G06F2209/5018

    摘要： Disclosed are embodiments of a system, methods and mechanism for using idle thread units to perform acceleration threads that are transparent to the operating system. When the operating system scheduler has no work to schedule on the idle thread units, the operating system may issue a halt or monitor/mwait or other instruction to place the thread unit into an idle state. While the thread unit is idle, from the operating system perspective, the thread unit may be utilized to perform speculative acceleration threads in order to accelerate threads running on non-idle thread units. The context of the idle thread unit is saved prior to execution of the acceleration thread and is restored when the operating system requires use of the thread unit. The acceleration threads are transparent to the operating system. Other embodiments are also described and claimed.

    摘要翻译： 公开了使用空闲螺纹单元执行对操作系统透明的加速度线程的系统，方法和机构的实施例。 当操作系统调度器没有在空闲线程单元上进行调度时，操作系统可以发出停止或监视/等待或其他指令来将线程单元置于空闲状态。 当线程单元处于空闲状态时，从操作系统的角度来看，线程单元可用于执行推测加速线程，以加速在非空闲线程单元上运行的线程。 空闲线程单元的上下文在执行加速线程之前被保存，并且当操作系统需要使用线程单元时被恢复。 加速线程对操作系统是透明的。 还描述和要求保护其他实施例。

    Performance simulation of multiprocessor systems
    9.
    发明授权
    Performance simulation of multiprocessor systems 有权
    多处理器系统的性能仿真

    公开(公告)号：US07650273B2

    公开(公告)日：2010-01-19

    申请号：US11231619

    申请日：2005-09-21

    申请人： Ron Gabor ,  Nathaniel Leibowitz ,  Meir Tsadik ,  Yoram Kulbak

    发明人： Ron Gabor ,  Nathaniel Leibowitz ,  Meir Tsadik ,  Yoram Kulbak

    IPC分类号： G06F9/44

    CPC分类号： G06F11/3457 ,  G06F17/5022

    摘要： An embodiment of the present invention is a technique to simulate performance of a multi-core system. A micro-architecture effect is estimated from each core in the multi-core system. A model of a memory hierarchy associated with each core is simulated. The simulated model of the memory hierarchy is superpositioned on the estimated micro-architecture effect to produce a performance figure for the multi-core system.

    摘要翻译： 本发明的一个实施例是一种模拟多核系统性能的技术。 从多核系统中的每个核心估计微架构效应。 模拟与每个核心相关联的内存层次的模型。 存储器层次的模拟模型叠加在估计的微架构效应上，以产生多核系统的性能指标。

    Power aware software pipelining for hardware accelerators
    10.
    发明申请
    Power aware software pipelining for hardware accelerators 有权
    功率感知软件流水线用于硬件加速器

    公开(公告)号：US20080148076A1

    公开(公告)日：2008-06-19

    申请号：US11642128

    申请日：2006-12-19

    申请人： Ron Gabor ,  Hong Jiang ,  Alon Naveh ,  Doron Rajwan ,  James Varga ,  Gady Yearim ,  Yuval Yosef

    发明人： Ron Gabor ,  Hong Jiang ,  Alon Naveh ,  Doron Rajwan ,  James Varga ,  Gady Yearim ,  Yuval Yosef

    IPC分类号： G06F1/28

    CPC分类号： G06F1/3203

    摘要： Forming a plurality of pipeline orderings, each pipeline ordering comprising one of a sequential, a parallel, or a sequential and parallel combination of a plurality of stages of a pipeline, analyzing the plurality of pipeline orderings to determine a total power of each of the orderings, and selecting one of the plurality of pipeline orderings based on the determined total power of each of the plurality of pipeline orderings.

    摘要翻译： 形成多个流水线排序，每个流水线排序包括流水线的多个阶段的顺序，并行或顺序和并行组合中的一个，分析多个流水线排序以确定每个排序的总功率 并且基于所确定的多个流水线排序中的每一个的总功率来选择多个流水线排序中的一个。