公开(公告)号：US20120074405A1

公开(公告)日：2012-03-29

申请号：US13314595

申请日：2011-12-08

申请人： Herbert Schäfer ,  Martin Franosch ,  Thomas Meister ,  Josef Böck

发明人： Herbert Schäfer ,  Martin Franosch ,  Thomas Meister ,  Josef Böck

IPC分类号： H01L29/06 ,  H01L21/20

CPC分类号： H01L21/02639 ,  H01L21/02532 ,  H01L21/02573 ,  H01L21/0262 ,  H01L21/02661

摘要： One embodiment of the present invention relates to method for the concurrent deposition of multiple different crystalline structures on a semiconductor body utilizing in-situ differential epitaxy. In one embodiment of the present invention a preparation surface is formed, resulting in two distinct crystalline regions, a monocrystalline silicon substrate region and an isolating layer region. A monocrystalline silicon layer and an amorphous silicon layer are concurrently formed directly onto the preparation surface in the monocrystalline silicon substrate region and the isolating layer region, respectively. Deposition comprises the formation of two or more sub-layers. The process parameters can be varied for each individual sub-layer to optimize deposition characteristics.

摘要翻译： 本发明的一个实施例涉及利用原位差分外延在半导体主体上同时沉积多个不同结晶结构的方法。 在本发明的一个实施方案中，形成制备表面，得到两个不同的结晶区域，单晶硅衬底区域和隔离层区域。 单晶硅层和非晶硅层同时直接分布在单晶硅衬底区域和隔离层区域的制备表面上。 沉积包括形成两个或更多个子层。 可以为每个单独的子层改变工艺参数以优化沉积特性。

公开(公告)号：US08102052B2

公开(公告)日：2012-01-24

申请号：US13026326

申请日：2011-02-14

申请人： Herbert Schäfer ,  Martin Franosch ,  Thomas Meister ,  Josef Böck

发明人： Herbert Schäfer ,  Martin Franosch ,  Thomas Meister ,  Josef Böck

IPC分类号： H01L23/48 ,  H01L23/52 ,  H01L29/40

CPC分类号： H01L21/02639 ,  H01L21/02532 ,  H01L21/02573 ,  H01L21/0262 ,  H01L21/02661

摘要： One embodiment of the present invention relates to method for the concurrent deposition of multiple different crystalline structures on a semiconductor body utilizing in-situ differential epitaxy. In one embodiment of the present invention a preparation surface is formed, resulting in two distinct crystalline regions, a monocrystalline silicon substrate region and an isolating layer region. A monocrystalline silicon layer and an amorphous silicon layer are concurrently formed directly onto the preparation surface in the monocrystalline silicon substrate region and the isolating layer region, respectively. Deposition comprises the formation of two or more sub-layers. The process parameters can be varied for each individual sub-layer to optimize deposition characteristics.

摘要翻译： 本发明的一个实施例涉及利用原位差分外延在半导体主体上同时沉积多个不同结晶结构的方法。 在本发明的一个实施方案中，形成制备表面，得到两个不同的结晶区域，单晶硅衬底区域和隔离层区域。 单晶硅层和非晶硅层同时直接分布在单晶硅衬底区域和隔离层区域的制备表面上。 沉积包括形成两个或更多个子层。 可以为每个单独的子层改变工艺参数以优化沉积特性。

公开(公告)号：US07947552B2

公开(公告)日：2011-05-24

申请号：US12106667

申请日：2008-04-21

申请人： Herbert Schäfer ,  Martin Franosch ,  Thomas Meister ,  Josef Böck

发明人： Herbert Schäfer ,  Martin Franosch ,  Thomas Meister ,  Josef Böck

IPC分类号： H01L21/8238

CPC分类号： H01L21/02639 ,  H01L21/02532 ,  H01L21/02573 ,  H01L21/0262 ,  H01L21/02661

摘要： One embodiment of the present invention relates to method for the concurrent deposition of multiple different crystalline structures on a semiconductor body utilizing in-situ differential epitaxy. In one embodiment of the present invention a preparation surface is formed, resulting in two distinct crystalline regions, a monocrystalline silicon substrate region and an isolating layer region. A monocrystalline silicon layer and an amorphous silicon layer are concurrently formed directly onto the preparation surface in the monocrystalline silicon substrate region and the isolating layer region, respectively. Deposition comprises the formation of two or more sub-layers. The process parameters can be varied for each individual sub-layer to optimize deposition characteristics.

摘要翻译： 本发明的一个实施例涉及利用原位差分外延在半导体主体上同时沉积多个不同结晶结构的方法。 在本发明的一个实施方案中，形成制备表面，得到两个不同的结晶区域，单晶硅衬底区域和隔离层区域。 单晶硅层和非晶硅层同时直接分布在单晶硅衬底区域和隔离层区域的制备表面上。 沉积包括形成两个或更多个子层。 可以为每个单独的子层改变工艺参数以优化沉积特性。

公开(公告)号：US20110133188A1

公开(公告)日：2011-06-09

申请号：US13026326

申请日：2011-02-14

申请人： Herbert Schäfer ,  Martin Franosch ,  Thomas Meister ,  Josef Böck

发明人： Herbert Schäfer ,  Martin Franosch ,  Thomas Meister ,  Josef Böck

IPC分类号： H01L29/06

CPC分类号： H01L21/02639 ,  H01L21/02532 ,  H01L21/02573 ,  H01L21/0262 ,  H01L21/02661

摘要： One embodiment of the present invention relates to method for the concurrent deposition of multiple different crystalline structures on a semiconductor body utilizing in-situ differential epitaxy. In one embodiment of the present invention a preparation surface is formed, resulting in two distinct crystalline regions, a monocrystalline silicon substrate region and an isolating layer region. A monocrystalline silicon layer and an amorphous silicon layer are concurrently formed directly onto the preparation surface in the monocrystalline silicon substrate region and the isolating layer region, respectively. Deposition comprises the formation of two or more sub-layers. The process parameters can be varied for each individual sub-layer to optimize deposition characteristics.

摘要翻译： 本发明的一个实施例涉及利用原位差分外延在半导体主体上同时沉积多个不同结晶结构的方法。 在本发明的一个实施方案中，形成制备表面，得到两个不同的结晶区域，单晶硅衬底区域和隔离层区域。 单晶硅层和非晶硅层同时直接分布在单晶硅衬底区域和隔离层区域的制备表面上。 沉积包括形成两个或更多个子层。 可以为每个单独的子层改变工艺参数以优化沉积特性。

公开(公告)号：US06635545B2

公开(公告)日：2003-10-21

申请号：US10160630

申请日：2002-06-03

申请人： Josef Böck ,  Wolfgang Klein ,  Herbert Schäfer ,  Martin Franosch ,  Thomas Meister ,  Reinhard Stengl

发明人： Josef Böck ,  Wolfgang Klein ,  Herbert Schäfer ,  Martin Franosch ,  Thomas Meister ,  Reinhard Stengl

IPC分类号： H01L21331

CPC分类号： H01L29/66287 ,  H01L29/66242

摘要： The bipolar transistor is produced such that a connection region of its base is provided with a silicide layer, so that a base resistance of the bipolar transistor is small. No silicide layer is produced between an emitter and an emitter contact and between a connection region of a collector and a collector contact. The base is produced by in situ-doped epitaxy in a region in which a first insulating layer is removed by isotropic etching such that the connection region of the base which is arranged on the first insulating layer is undercut. In order to avoid defects of a substrate in which the bipolar transistor is partly produced, isotropic etching is used for the patterning of auxiliary layers, whereby etching is selective with respect to auxiliary layers lying above, which are patterned by anisotropic etching.

公开(公告)号：US06867105B2

公开(公告)日：2005-03-15

申请号：US10215152

申请日：2002-08-08

申请人： Reinhard Stengl ,  Thomas Meister ,  Herbert Schäfer ,  Martin Franosch

发明人： Reinhard Stengl ,  Thomas Meister ,  Herbert Schäfer ,  Martin Franosch

IPC分类号： H01L21/331 ,  H01L29/732

CPC分类号： H01L29/66287 ,  H01L29/7322

摘要： A bipolar transistor includes a first layer with a collector. A second layer has a base cutout for a base. A third layer includes a lead for the base. The third layer is formed with an emitter cutout for an emitter. An undercut is formed in the second layer adjoining the base cutout. The base is at least partially located in the undercut. In order to obtain a low transition resistance between the lead and the base, an intermediate layer is provided between the first and the second layer. The intermediate layer is selectively etchable with respect to the second layer. At least in the region of the undercut between the lead and the base, a base connection zone is provided that can be adjusted independent of other production conditions. The intermediate layer is removed in a contact region with the base.

摘要翻译： 双极晶体管包括具有集电极的第一层。 第二层具有用于基座的基部切口。 第三层包括用于底座的引线。 第三层形成有用于发射极的发射极切口。 在与基座切口相邻的第二层中形成底切。 基部至少部分位于底切中。 为了在引线和基底之间获得低的过渡电阻，在第一和第二层之间设置中间层。 中间层相对于第二层可选择性地蚀刻。 至少在引线和基座之间的底切区域中，提供可以独立于其他生产条件进行调节的基础连接区域。 在与基底的接触区域中去除中间层。

公开(公告)号：US07612430B2

公开(公告)日：2009-11-03

申请号：US10297421

申请日：2001-06-15

申请人： Martin Franosch ,  Thomas Meister ,  Herbert Schäfer ,  Reinhard Stengl ,  Konrad Wolf

发明人： Martin Franosch ,  Thomas Meister ,  Herbert Schäfer ,  Reinhard Stengl ,  Konrad Wolf

IPC分类号： H01L29/732

CPC分类号： H01L29/1004

摘要： The silicon bipolar transistor (100) comprises a base, with a first highly-doped base layer (105) and a second poorly-doped base layer (106) which together form the base. The emitter is completely highly-doped and mounted directly on the second base layer (106).

摘要翻译： 硅双极晶体管（100）包括具有一起形成基极的第一高掺杂基极层（105）和第二较差掺杂的基极层（106）的基极。 发射极是完全高度掺杂的，直接安装在第二基极层（106）上。

公开(公告)号：US07135757B2

公开(公告)日：2006-11-14

申请号：US10912344

申请日：2004-08-04

申请人： Reinhard Stengl ,  Thomas Meister ,  Herbert Schäfer ,  Martin Franosch

发明人： Reinhard Stengl ,  Thomas Meister ,  Herbert Schäfer ,  Martin Franosch

IPC分类号： H01L27/082

CPC分类号： H01L29/66287 ,  H01L29/7322

摘要： A bipolar transistor includes a first layer with a collector. A second layer has a base cutout for a base. A third layer includes a lead for the base. The third layer is formed with an emitter cutout for an emitter. An undercut is formed in the second layer adjoining the base cutout. The base is at least partially located in the undercut. In order to obtain a low transition resistance between the lead and the base, an intermediate layer is provided between the first and the second layer. The intermediate layer is selectively etchable with respect to the second layer. At least in the region of the undercut between the lead and the base, a base connection zone is provided that can be adjusted independent of other production conditions. The intermediate layer is removed in a contact region with the base.

摘要翻译： 双极晶体管包括具有集电极的第一层。 第二层具有用于基座的基部切口。 第三层包括用于底座的引线。 第三层形成有用于发射极的发射极切口。 在与基座切口相邻的第二层中形成底切。 基部至少部分位于底切中。 为了在引线和基底之间获得低的过渡电阻，在第一和第二层之间设置中间层。 中间层相对于第二层可选择性地蚀刻。 至少在引线和基座之间的底切区域中，提供可以独立于其他生产条件进行调节的基础连接区域。 在与基底的接触区域中去除中间层。

公开(公告)号：US06548846B2

公开(公告)日：2003-04-15

申请号：US09734466

申请日：2000-12-11

申请人： Hans Reisinger ,  Volker Lehmann ,  Reinhard Stengl ,  Hermann Wendt ,  Gerrit Lange ,  Harald Bachhofer ,  Martin Franosch ,  Herbert Schäfer

发明人： Hans Reisinger ,  Volker Lehmann ,  Reinhard Stengl ,  Hermann Wendt ,  Gerrit Lange ,  Harald Bachhofer ,  Martin Franosch ,  Herbert Schäfer

IPC分类号： H01L27108

CPC分类号： H01L27/1085 ,  H01L27/10805

摘要： A storage capacitor for a DRAM has a dielectric composed of silicon nitride and has at least two electrodes disposed opposite one another across the dielectric. A material having a high tunneling barrier between the Fermi level of the material and the conduction band of the dielectric is used for the electrodes. Suitable materials for the electrodes are metals such as platinum, tungsten and iridium or silicides.

摘要翻译： 用于DRAM的存储电容器具有由氮化硅构成的电介质，并且在电介质上具有彼此相对设置的至少两个电极。 对于电极，使用在材料的费米能级和电介质的导带之间具有高隧道势垒的材料。 用于电极的合适材料是金属如铂，钨和铱或硅化物。

公开(公告)号：US06552385B2

公开(公告)日：2003-04-22

申请号：US09756082

申请日：2001-01-08

申请人： Gerhard Beitel ,  Martin Franosch ,  Thomas Peter Haneder ,  Gerrit Lange ,  Hans Reisinger ,  Herbert Schäfer ,  Stephan Schlamminger ,  Hermann Wendt

发明人： Gerhard Beitel ,  Martin Franosch ,  Thomas Peter Haneder ,  Gerrit Lange ,  Hans Reisinger ,  Herbert Schäfer ,  Stephan Schlamminger ,  Hermann Wendt

IPC分类号： H01L27108

CPC分类号： H01L28/56 ,  H01L21/02197 ,  H01L21/02266 ,  H01L21/31691

摘要： A DRAM capacitor is described that contains a BaSrTiO3 (BST) dielectric. The dielectric has a three-layer structure enabling the formation of a potential trough in which electrons can be permanently trapped.

摘要翻译： 描述了包含BaSrTiO 3（BST）电介质的DRAM电容器。 该电介质具有能够形成电子槽的三层结构，其中电子可以永久性地被捕获。