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    Identifying and processing essential and non-essential code separately
    2.
    发明授权
    Identifying and processing essential and non-essential code separately 失效
    分别识别和处理基本和非基本代码

    公开(公告)号：US07437542B2

    公开(公告)日：2008-10-14

    申请号：US11331874

    申请日：2006-01-13

    申请人： Hong Wang ,  Ralph Kling ,  Yong-Fong Lee ,  David A. Berson ,  Michael A. Kozuch ,  Konrad Lai

    发明人： Hong Wang ,  Ralph Kling ,  Yong-Fong Lee ,  David A. Berson ,  Michael A. Kozuch ,  Konrad Lai

    IPC分类号： G06F9/30

    CPC分类号： G06F9/30181 ,  G06F8/41 ,  G06F9/3879

    摘要： A conjugate processor includes an instruction set architecture (ISA) visible portion having a main pipeline, and an h-flow portion having an h-flow pipeline. The binary executed on the conjugate processor includes an essential portion that is executed on the main pipeline and a non-essential portion that is executed on the h-flow pipeline. The non-essential portion includes hint calculus that is used to provide hints to the main pipeline. The conjugate processor also includes a conjugate mapping table that maps triggers to h-flow targets. Triggers can be instruction attributes, data attributes, state attributes or event attributes. When a trigger is satisfied, the h-flow code specified by the target is executed in the h-flow pipeline.

    摘要翻译： 共轭处理器包括具有主管线的指令集架构（ISA）可见部分和具有h流管线的h流部分。 在共轭处理器上执行的二进制程序包括在主流水线上执行的基本部分和在h流管线上执行的非必要部分。 非必要部分包括用于向主管道提供提示的提示微积分。 共轭处理器还包括将触发器映射到h流目标的共轭映射表。 触发器可以是指令属性，数据属性，状态属性或事件属性。 当满足触发时，目标指定的h流代码在h-flow流水线中执行。

    Optimal redundant arithmetic for microprocessors design
    3.
    发明授权
    Optimal redundant arithmetic for microprocessors design 失效
    微处理器设计的最优冗余算法

    公开(公告)号：US06848043B1

    公开(公告)日：2005-01-25

    申请号：US09561261

    申请日：2000-04-27

    申请人： Thomas Y. Yeh ,  Hong Wang ,  Ralph Kling ,  Yong-Fong Lee

    发明人： Thomas Y. Yeh ,  Hong Wang ,  Ralph Kling ,  Yong-Fong Lee

    IPC分类号： G06F9/30 ,  G06F9/302 ,  G06F9/38

    CPC分类号： G06F9/3826 ,  G06F9/30014 ,  G06F9/3808 ,  G06F9/3824 ,  G06F9/3836 ,  G06F9/3838

    摘要： Methods and apparatus for improving system performance using redundant arithmetic are disclosed. In one embodiment, one or more dependency chains are formed. A dependency chain may comprise of two or more instructions. A first instruction may generate a result in a redundant form. A second instruction may accept the result from the first instruction as a first input operand. The instructions in the dependency chain may execute separately from instructions not in the dependency chain.

    摘要翻译： 公开了使用冗余算术来提高系统性能的方法和装置。 在一个实施例中，形成一个或多个依赖链。 依赖链可以由两个或更多个指令组成。 第一条指令可以以冗余形式生成结果。 第二指令可以将第一指令的结果接受为第一输入操作数。 依赖关系链中的指令可以独立于不在依赖关系链中的指令执行。

    Processing essential and non-essential code separately
    5.
    发明授权
    Processing essential and non-essential code separately 失效
    分别处理基本和非基本代码

    公开(公告)号：US07020766B1

    公开(公告)日：2006-03-28

    申请号：US09580755

    申请日：2000-05-30

    申请人： Hong Wang ,  Ralph Kling ,  Yong-Fong Lee ,  David A. Berson ,  Michael A. Kozuch ,  Konrad Lai

    发明人： Hong Wang ,  Ralph Kling ,  Yong-Fong Lee ,  David A. Berson ,  Michael A. Kozuch ,  Konrad Lai

    IPC分类号： G06F9/30

    CPC分类号： G06F9/30181 ,  G06F8/41 ,  G06F9/3879

    摘要： A conjugate processor includes an instruction set architecture (ISA) visible portion having a main pipeline, and an h-flow portion having an h-flow pipeline. The binary executed on the conjugate processor includes an essential portion that is executed on the main pipeline and a non-essential portion that is executed on the h-flow pipeline. The non-essential portion includes hint calculus that is used to provide hints to the main pipeline. The conjugate processor also includes a conjugate mapping table that maps triggers to h-flow targets. Triggers can be instruction attributes, data attributes, state attributes or event attributes. When a trigger is satisfied, the h-flow code specified by the target is executed in the h-flow pipeline.

    摘要翻译： 共轭处理器包括具有主管线的指令集架构（ISA）可见部分和具有h流管线的h流部分。 在共轭处理器上执行的二进制程序包括在主流水线上执行的基本部分和在h流管线上执行的非必要部分。 非必要部分包括用于向主管道提供提示的提示微积分。 共轭处理器还包括将触发器映射到h流目标的共轭映射表。 触发器可以是指令属性，数据属性，状态属性或事件属性。 当满足触发时，目标指定的h流代码在h-flow流水线中执行。

    Method and apparatus to reduce spill and fill overhead in a processor with a register backing store
    6.
    发明申请
    Method and apparatus to reduce spill and fill overhead in a processor with a register backing store 审中-公开
    减少溢出并在具有寄存器后备存储器的处理器中填充开销的方法和装置

    公开(公告)号：US20050138340A1

    公开(公告)日：2005-06-23

    申请号：US10744186

    申请日：2003-12-22

    申请人： Yong-Fong Lee ,  Partha Kundu ,  Edward Grochowski

    发明人： Yong-Fong Lee ,  Partha Kundu ,  Edward Grochowski

    IPC分类号： G06F9/00 ,  G06F9/30 ,  G06F9/32 ,  G06F9/40

    CPC分类号： G06F9/30105 ,  G06F9/30123 ,  G06F9/30134 ,  G06F9/4484

    摘要： A method and apparatus for selectively storing a register stack onto a register stack backing store is disclosed. In one embodiment, a non-exclusive boundary is determined enclosing registers that were actually used (e.g. written to) by a function. The description of that boundary is saved, and only the contents of the registers within the boundary are saved to register stack backing store as part of a spill operation. When the function is later restored, the description of the boundary is recalled and used to support the loading of just those registers from the register stack backing store as part of a fill operation.

    摘要翻译： 公开了一种用于将寄存器堆栈选择性地存储到寄存器堆栈后备存储器上的方法和装置。 在一个实施例中，确定包围实际使用（例如写入）功能的寄存器的非排他边界。 保存该边界的描述，只有边界内的寄存器的内容才能保存到寄存器堆栈后备存储中，作为溢出操作的一部分。 当函数稍后恢复时，边界的描述被调用并用于支持从寄存器堆栈后备存储器中仅加载这些寄存器作为填充操作的一部分。

    Comprehensive redundant load elimination for architectures supporting control and data speculation
    7.
    发明授权
    Comprehensive redundant load elimination for architectures supporting control and data speculation 失效
    支持控制和数据推测的架构的全面冗余负载消除

    公开(公告)号：US06202204B1

    公开(公告)日：2001-03-13

    申请号：US09038755

    申请日：1998-03-11

    申请人： Youfeng Wu ,  Yong-Fong Lee

    发明人： Youfeng Wu ,  Yong-Fong Lee

    IPC分类号： G06F945

    CPC分类号： G06F8/433 ,  G06F8/443 ,  G06F8/445 ,  G06F9/383 ,  G06F9/3842

    摘要： In one implementation of the invention, a computer implemented method used in compiling a program includes identifying a covering load, which may be one of a set of covering loads, and a redundant load. The covering load and the redundant load have a first and second load type, respectively. The first and the second load type each may be one of a group of load types including a regular load and at least one speculative-type load. In one implementation, the group of load types includes at least one check-type load. One implementation of the invention is in a machine readable medium.

    摘要翻译： 在本发明的一个实现中，用于编译程序的计算机实现方法包括识别可以是一组覆盖负载之一的覆盖负载和冗余负载。 覆盖负载和冗余负载分别具有第一和第二负载类型。 第一和第二负载类型各自可以是一组负载类型中的一种，包括常规负载和至少一个推测型负载。 在一个实现中，负载类型组包括至少一个检查类型的负载。 本发明的一个实施方案在机器可读介质中。

    CACHE MANAGEMENT IN MANAGED RUNTIME ENVIRONMENTS
    8.
    发明申请
    CACHE MANAGEMENT IN MANAGED RUNTIME ENVIRONMENTS 有权
    管理运行环境中的缓存管理

    公开(公告)号：US20140281230A1

    公开(公告)日：2014-09-18

    申请号：US13837069

    申请日：2013-03-15

    申请人： Keqiang Wu ,  Kingsum Chow ,  Yong-Fong Lee

    发明人： Keqiang Wu ,  Kingsum Chow ,  Yong-Fong Lee

    IPC分类号： G06F12/08

    CPC分类号： G06F12/0802 ,  G06F12/0253 ,  G06F12/0815 ,  G06F12/0837

    摘要： Methods and apparatus to provide cache management in managed runtime environments are described. In one embodiment, a controller comprises logic to determine an update frequency for an object in the runtime environment and assigning the object to an unshared cache line when the update frequency exceeds an update frequency threshold. Other embodiments are also described.

    摘要翻译： 描述了在受管运行时环境中提供缓存管理的方法和装置。 在一个实施例中，控制器包括用于在更新频率超过更新频率阈值时确定运行时环境中的对象的更新频率并将对象分配给非共享高速缓存行的逻辑。 还描述了其它实施例。