公开(公告)号：US20050200382A1

公开(公告)日：2005-09-15

申请号：US10503427

申请日：2003-01-29

申请人： Joannes Drenth ,  Daniel Thommen ,  Zeljko Mrcarica ,  Kurt Henggeler

发明人： Joannes Drenth ,  Daniel Thommen ,  Zeljko Mrcarica ,  Kurt Henggeler

IPC分类号： H01L21/822 ,  H01L27/04 ,  H03K19/00 ,  H03K19/0948 ,  H03K19/173

CPC分类号： H03K19/0016

摘要： The digital electronic circuit (1) comprises a logic cell (2) for processing data (82), a flip-flop (3) for storing data (83) processed in the logic cell (2), a power supply (4), and a clock (5) for triggering the flip-flop (3). The logic cell (2) is disconnected from the power supply (4) when the clock (5) is not active, as it is not needed for memorizing of the flip-flop states, and connected with the power supply (4) when the clock (5) is enabled. For switching the power supply, a switch (7) switched by the clock enable (6) is arranged between the logic cell (2) and the power supply (4). Such a simple additional switch (7) occupies only a relatively small area on the chip, but permits a drastic reduction by about 90% of the leakage currents. The circuit (1) is especially suitable for a decimation of leakage currents in sub-micron process design and may be used for instance in mobile telecommunication devices.

摘要翻译： 数字电子电路（1）包括用于处理数据（82）的逻辑单元（2），用于存储在逻辑单元（2）中处理的数据（83）的触发器（3），电源（4） 以及用于触发触发器（3）的时钟（5）。 当时钟（5）不活动时，逻辑单元（2）与电源（4）断开，因为不需要记忆触发器状态，并且当电源（4）与 时钟（5）被使能。 为了切换电源，在逻辑单元（2）和电源（4）之间布置由时钟使能（6）切换的开关（7）。 这种简单的附加开关（7）在芯片上仅占据相对小的面积，但允许大约90％的漏电流减少。 电路（1）特别适用于亚微米工艺设计中的漏电流抽取，并且可以用于例如移动电信设备中。

公开(公告)号：US07102382B2

公开(公告)日：2006-09-05

申请号：US10503427

申请日：2003-01-29

申请人： Joannes Christianus Drenth ,  Daniel Thommen ,  Zeljko Mrcarica ,  Kurt Henggeler

发明人： Joannes Christianus Drenth ,  Daniel Thommen ,  Zeljko Mrcarica ,  Kurt Henggeler

IPC分类号： G06F7/38 ,  H03K19/173 ,  H03K19/096

CPC分类号： H03K19/0016

摘要： The digital electronic circuit (1) includes a logic cell (2) for processing data (82) , a flip-flop (3) for storing data (83) processed in the logic cell (2), a power supply (4), and a clock (5) for triggering the flip-flop (3) . The logic cell (2) is disconnected from the power supply (4) when the clock (5) is not active, as it is not needed for memorizing of the flip-flop states, and connected with the power supply (4) when the clock (5) is enabled. For switching the power supply, a switch (7) switched by the clock enable (6) is arranged between the logic cell (2) and the power supply (4). Such a simple additional switch (7) occupies only a relatively small area on the chip, but permits a drastic reduction by about 90% of the leakage currents. The circuit (1) is especially design and may be used for instance in mobile telecommunication devices.

摘要翻译： 数字电子电路（1）包括用于处理数据（82）的逻辑单元（2），用于存储在逻辑单元（2）中处理的数据（83）的触发器（3），电源（4） 以及用于触发触发器（3）的时钟（5）。 当时钟（5）不活动时，逻辑单元（2）与电源（4）断开，因为不需要记忆触发器状态，并且当电源（4）与 时钟（5）被使能。 为了切换电源，在逻辑单元（2）和电源（4）之间布置由时钟使能（6）切换的开关（7）。 这种简单的附加开关（7）在芯片上仅占据相对小的面积，但允许大约90％的漏电流减少。 电路（1）是特别设计的，并且可以用于例如移动电信设备中。

公开(公告)号：US20060041397A1

公开(公告)日：2006-02-23

申请号：US10526590

申请日：2003-08-25

申请人： Wolfgang Kemper ,  Zeljko Mrcarica ,  Thomas Keller ,  Daniel Thommen ,  Joachim Reiner

发明人： Wolfgang Kemper ,  Zeljko Mrcarica ,  Thomas Keller ,  Daniel Thommen ,  Joachim Reiner

IPC分类号： G01R27/28

CPC分类号： G06F17/5036 ,  G06F17/5081

摘要： The invention is a method and a computer program product for checking an integrated circuit for electrostatic discharge (ESD) robustness at the design level and comprises essentially the check of the layout of the integrated circuit against a set of rules defining one or more transistor geometric and/or electrical and/or material values and generating an output or report of this check. This method can check automatically a complete IC design layout at any design level. An exemplary design is an ESD protection layout, a design block or a complete IC design.

摘要翻译： 本发明是一种用于在设计级检查用于静电放电（ESD）鲁棒性的集成电路的方法和计算机程序产品，并且基本上包括对集成电路的布局的检查，所述规则定义了一个或多个晶体管几何和 /或电气和/或材料价值，并生成此支票的输出或报告。 该方法可以在任何设计级别自动检查完整的IC设计布局。 示例性设计是ESD保护布局，设计块或完整的IC设计。

公开(公告)号：US08169758B2

公开(公告)日：2012-05-01

申请号：US11995899

申请日：2006-07-17

申请人： Zeljko Mrcarica ,  Fabrice Blanc

发明人： Zeljko Mrcarica ,  Fabrice Blanc

IPC分类号： H02H9/00

CPC分类号： H01L27/0251 ,  H01L27/0292

摘要： Integrated circuit (20) comprising several different voltage rails (V5 to V1) and an on-chip ESD protection circuit. The ESD protection circuit comprises at least one group (21, 22, 23) of ESD clamp devices (C1-C4). The ESD clamp devices (C1-C4) are arranged in a ladder-configuration. This ladder-configuration is characterized in that there is one of the ESD clamp devices interposed between each of the power rails (V5 to V1) and the respective power rail having a next lower voltage. Due to this arrangement an ESD current path is defined between each one of the power rails and the power rail having the next lower voltage. The ESD clamp devices (C1-C4) are off under normal power operation of the integrated circuit (20).

摘要翻译： 集成电路（20）包括若干不同的电压轨（V5至V1）和片上ESD保护电路。 ESD保护电路包括ESD钳位装置（C1-C4）的至少一个组（21,22,23）。 ESD钳位装置（C1-C4）以梯形配置布置。 这种梯形结构的特征在于，插入在每个电源轨（V5至V1）和相应的电源轨之间的ESD钳位装置中的一个具有下一较低的电压。 由于这种布置，在每个电源轨和具有下一较低电压的电源轨之间限定ESD电流路径。 在集成电路（20）的正常功率操作下，ESD钳位装置（C1-C4）截止。

公开(公告)号：US20090052101A1

公开(公告)日：2009-02-26

申请号：US11995899

申请日：2006-07-17

申请人： Zeljko Mrcarica ,  Fabrice Blanc

发明人： Zeljko Mrcarica ,  Fabrice Blanc

IPC分类号： H02H9/00

CPC分类号： H01L27/0251 ,  H01L27/0292

摘要： Integrated circuit (20) comprising several different voltage rails (V5 to V1) and an on-chip ESD protection circuit. The ESD protection circuit comprises at least one group (21, 22, 23) of ESD clamp devices (C1-C4). The ESD clamp devices (C1-C4) are arranged in a ladder-configuration. This ladder-configuration is characterized in that there is one of the ESD clamp devices interposed between each of the power rails (V5 to V1) and the respective power rail having a next lower voltage. Due to this arrangement an ESD current path is defined between each one of the power rails and the power rail having the next lower voltage. The ESD clamp devices (C1-C4) are off under normal power operation of the integrated circuit (20).

摘要翻译： 集成电路（20）包括若干不同的电压轨（V5至V1）和片上ESD保护电路。 ESD保护电路包括ESD钳位装置（C1-C4）的至少一个组（21,22,23）。 ESD钳位装置（C1-C4）以梯形配置布置。 这种梯形结构的特征在于，插入在每个电源轨（V5至V1）和相应的电源轨之间的ESD钳位装置中的一个具有下一较低的电压。 由于这种布置，在每个电源轨和具有下一较低电压的电源轨之间限定ESD电流路径。 在集成电路（20）的正常功率操作下，ESD钳位装置（C1-C4）截止。