公开(公告)号：US07137085B1

公开(公告)日：2006-11-14

申请号：US10858739

申请日：2004-06-01

申请人： John J. Wang ,  Siu May Ho ,  Jeffrey P. Erhardt ,  Srikanth Sundararajan ,  David C. Newbury ,  Shivananda S. Shetty ,  Paul J. Steffan ,  Franklyn Shihyu Wu

发明人： John J. Wang ,  Siu May Ho ,  Jeffrey P. Erhardt ,  Srikanth Sundararajan ,  David C. Newbury ,  Shivananda S. Shetty ,  Paul J. Steffan ,  Franklyn Shihyu Wu

IPC分类号： G06F17/50

CPC分类号： G01R31/318314 ,  G01R31/31718 ,  G01R31/318511

摘要： A system and method for wafer level global bitmap characterization include determining chip level defect data bitmaps from a semiconductor wafer, and consolidating the chip level defect data bitmaps into a global wafer level bitmap that characterizes substantially the entire wafer failure configuration. The global wafer level bitmap is then analyzed and compared with other global wafer level bitmaps to develop correlations thereamong and develop global wafer level bitmap definitions for conducting at least one of wafer-to-wafer, boat-to-boat, and lot-to-lot process analysis based upon the global wafer level bitmap definitions.

摘要翻译： 用于晶片级全局位图表征的系统和方法包括从半导体晶片确定芯片级缺陷数据位图，以及将芯片级缺陷数据位图合并到表征基本上整个晶片故障配置的全局晶片级位图中。 然后分析全球晶圆级位图并与其他全球晶圆级位图进行比较，以开发相关性，并开发全球晶圆级位图定义，用于进行晶圆到晶片，船对船和批次位图中的至少一个， 基于全球晶圆级位图定义的批量处理分析。

公开(公告)号：US07099789B1

公开(公告)日：2006-08-29

申请号：US10934121

申请日：2004-09-02

申请人： Franklyn Shihyu Wu ,  Jeffrey P. Erhardt ,  Paul J. Steffan ,  Jerry H. G. Tsiang ,  Shivananda S. Shetty ,  John J. Wang

发明人： Franklyn Shihyu Wu ,  Jeffrey P. Erhardt ,  Paul J. Steffan ,  Jerry H. G. Tsiang ,  Shivananda S. Shetty ,  John J. Wang

IPC分类号： G01R31/00

CPC分类号： G01R31/2894 ,  G01R31/2831

摘要： A method and system of processing tester information of a system under test is provided. Data of a tested characteristic of the system under test is generated. A distribution curve is extracted from the data. A signature of the distribution curve is determined, and a map of the signature on a depiction of the system under test is presented. The distribution curve also can be categorized in a plurality of bins, and bitmaps are generated for the sections in each of the plurality of bins. Systematic signatures are determined from the bitmaps in the block, and the signatures are correlated with the locations on the system under test.

摘要翻译： 提供了一种处理被测系统的测试仪信息的方法和系统。 产生被测系统的测试特性的数据。 从数据中提取分布曲线。 确定分布曲线的签名，并呈现在被测系统描述上的签名图。 分布曲线也可以被分类为多个箱，并且为多个箱中的每个箱中的区段生成位图。 从块中的位图确定系统签名，并将签名与被测系统上的位置相关联。

公开(公告)号：US07263451B1

公开(公告)日：2007-08-28

申请号：US10973181

申请日：2004-10-25

申请人： Jeffrey P. Erhardt ,  Shivananda S. Shetty ,  Paul J. Steffan

发明人： Jeffrey P. Erhardt ,  Shivananda S. Shetty ,  Paul J. Steffan

IPC分类号： G01N37/00 ,  G06K9/00

CPC分类号： G06T7/001 ,  G06T2207/30148

摘要： A method for correlating semiconductor process data analyzes a semiconductor device that has been treated by a process, to produce process data related to the process. The data is converted into an image pattern, and automatic image retrieval is used to identify other devices having similar images. The process data is then correlated with prior process data of the other devices having the similar images.

摘要翻译： 一种使半导体工艺数据相关的方法分析已经被处理过的半导体器件，以产生与该工艺有关的工艺数据。 数据被转换为图像图案，并且使用自动图像检索来识别具有相似图像的其他设备。 然后将过程数据与具有相似图像的其他设备的先前处理数据相关。

公开(公告)号：US06875560B1

公开(公告)日：2005-04-05

申请号：US10632471

申请日：2003-08-01

申请人： Paul J. Steffan ,  Jeffrey P. Erhardt ,  Shivananda S. Shetty

发明人： Paul J. Steffan ,  Jeffrey P. Erhardt ,  Shivananda S. Shetty

IPC分类号： G01R31/28 ,  G03C5/00 ,  H01L23/544

CPC分类号： G01R31/2884 ,  G01R31/2831 ,  H01L22/34

摘要： A method of testing an integrated circuit is provided, which includes providing a semiconductor substrate having a semiconductor device provided thereon. A first dielectric layer is formed over the semiconductor substrate and a first channel is formed in the first dielectric layer in contact with the semiconductor device. A first contact pad mask layer is formed and a first contact pad in the first contact pad mask layer is formed in contact with the first channel. The first contact pad is used to test the first channel and the semiconductor device and the first contact pad mask layer and the first contact pad are removed.

摘要翻译： 提供一种测试集成电路的方法，其包括提供其上设置有半导体器件的半导体衬底。 在半导体衬底上形成第一电介质层，并且在与半导体器件接触的第一电介质层中形成第一沟道。 形成第一接触焊盘掩模层，并且第一接触焊盘掩模层中的第一接触焊盘形成为与第一通道接触。 第一接触焊盘用于测试第一通道，半导体器件和第一接触焊盘掩模层和第一接触焊盘被去除。

公开(公告)号：US07590309B1

公开(公告)日：2009-09-15

申请号：US10974381

申请日：2004-10-26

申请人： Paul J. Steffan ,  Jeffrey P. Erhardt

发明人： Paul J. Steffan ,  Jeffrey P. Erhardt

IPC分类号： G06K9/54 ,  G06K9/60

CPC分类号： G06T7/001 ,  G01N21/9501 ,  G01R31/2894 ,  G06T2207/30148

摘要： An image processing system provides a method for processing an image including classifying the image, comparing the image to stored images, storing the image if the image does not match one of the stored images, and storing a link to a stored image if the image matches one of the stored images.

摘要翻译： 图像处理系统提供一种处理图像的方法，包括对图像进行分类，将图像与存储的图像进行比较，如果图像不匹配所存储的图像之一，则存储图像，并且如果图像匹配则存储到存储的图像的链接 存储的图像之一。

公开(公告)号：US07135879B1

公开(公告)日：2006-11-14

申请号：US10791130

申请日：2004-03-01

申请人： David C. Newbury ,  Paul J. Steffan

发明人： David C. Newbury ,  Paul J. Steffan

IPC分类号： G01R31/02

CPC分类号： G01R31/2884 ,  G01R31/2831 ,  H01L22/34

摘要： A method for failure analysis of small contacts in integrated circuits is provided. A number of opposing electrical contacts is configured to contact a sample in an offset pattern such that any one electrical contact may contact more than one conductor in the sample and any opposing electrical contact is offset-positioned to contact no more than one of the conductors contacted by the one electrical contact.

摘要翻译： 提供了集成电路中小触点故障分析方法。 多个相对的电触头被配置为以偏移图案接触样本，使得任何一个电接触件可以接触样品中多于一个的导体，并且任何相对的电接触器被偏置定位成接触不超过一个接触的导体 由一个电气接触。

公开(公告)号：US07251793B1

公开(公告)日：2007-07-31

申请号：US10770711

申请日：2004-02-02

申请人： Paul J. Steffan

发明人： Paul J. Steffan

IPC分类号： G06F17/50

CPC分类号： H01L22/14

摘要： A method for facilitating semiconductor wafer lot disposition includes providing detailed descriptive information of the semiconductor wafer layout and generating data concerning at least one defect in the semiconductor wafers at an intermediate processing stage. At least one layer model is generated from the information and data to disclose the effects of the defect upon at least one later layer of the semiconductor wafers. The layer model is utilized to determine the subsequent disposition of the wafer lot.

摘要翻译： 一种用于促进半导体晶片批次布置的方法包括提供半导体晶片布局的详细描述信息，并在中间处理阶段产生关于半导体晶片中的至少一个缺陷的数据。 从信息和数据生成至少一个层模型，以将缺陷的影响公开在半导体晶片的至少一个较后层上。 层模型用于确定晶片批次的后续配置。

公开(公告)号：US06433371B1

公开(公告)日：2002-08-13

申请号：US09493428

申请日：2000-01-29

申请人： Thomas C. Scholer ,  Allen S. Yu ,  Paul J. Steffan

发明人： Thomas C. Scholer ,  Allen S. Yu ,  Paul J. Steffan

IPC分类号： H01L2976

CPC分类号： H01L29/66583 ,  H01L21/28114 ,  H01L21/823814 ,  H01L21/823864 ,  H01L21/823878 ,  H01L29/42376 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/7833

摘要： Ultra-large scale CMOS integrated circuit semiconductor devices are provided which have width- and profile-controlled, inverted trapezoidal gates with LDD structures having gradual doping profiles and salicided for contacts. The structures are manufactured on a substrate by forming a barrier layer over the substrate, forming a gate layer over the barrier layer, forming inverted trapezoidal gate trenches into the gate layer, depositing a gate dielectric in the inverted trapezoidal gate trenches on the substrate, forming polysilicon gates in the inverted trapezoidal gate trenches, removing the gate layer and the barrier layer to define gate spacers, implanting the substrate around the gate spacers with a dopant to form source/drain extension junctions, and preparing the source/drain extension junctions and the gates for conductive connections.

摘要翻译： 提供了超大规模CMOS集成电路半导体器件，其具有具有LDD结构的宽度和轮廓控制的倒梯形门，其具有逐渐的掺杂分布并且用于接触。 通过在衬底上形成阻挡层，在阻挡层上形成栅极层，在栅极层中形成反向梯形栅极沟槽，在衬底上的反向梯形栅极沟槽中沉积栅极电介质，形成衬底上的结构，从而形成 在反向梯形栅极沟槽中的多晶硅栅极，去除栅极层和阻挡层以限定栅极间隔物，用掺杂剂将栅极间隔物周围注入基板以形成源极/漏极延伸结，以及制备源极/漏极延伸结和 导电连接门。

公开(公告)号：US06430572B1

公开(公告)日：2002-08-06

申请号：US09264362

申请日：1999-03-08

申请人： Paul J. Steffan ,  Allen S. Yu

发明人： Paul J. Steffan ,  Allen S. Yu

IPC分类号： G06F1730

CPC分类号： G06F17/30289 ,  G06F17/30371 ,  Y10S707/99945 ,  Y10S707/99948

摘要： A scan tool recipe management database system for recipes utilized in the scanning of semiconductor wafers during the manufacture of the semiconductor wafers. The scan tool recipe management database system includes workstations at each scan tool for simultaneously inputting recipes and changes to the recipes to the scan tool and to a scan tool recipe database.

摘要翻译： 一种扫描工具配方管理数据库系统，用于在制造半导体晶片期间在半导体晶片的扫描中使用的配方。 扫描工具配方管理数据库系统包括每个扫描工具上的工作站，用于同时输入食谱和对扫描工具和扫描工具配方数据库的配方更改。

公开(公告)号：US06377898B1

公开(公告)日：2002-04-23

申请号：US09294246

申请日：1999-04-19

申请人： Paul J. Steffan ,  Allen S. Yu

发明人： Paul J. Steffan ,  Allen S. Yu

IPC分类号： G06F1900

CPC分类号： H01L22/20

摘要： A method of analyzing and classifying defects on semiconductor wafers during a semiconductor manufacturing process using a comparator die selector system wherein an automatic defect classification review tool compares defects on a die location with an identical location on an identical die. The automatic defect classification review tool locates identical die with information from the comparator die selector system.

摘要翻译： 一种在使用比较模片选择系统的半导体制造过程中对半导体晶片上的缺陷进行分析和分类的方法，其中自动缺陷分类评估工具将模具位置上的缺陷与相同模具上的相同位置进行比较。 自动缺陷分类检查工具与来自比较器管芯选择器系统的信息定位相同的管芯。