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    METHOD FOR SELF ALIGNED METAL GATE CMOS
    6.
    发明申请
    METHOD FOR SELF ALIGNED METAL GATE CMOS 审中-公开
    自对准金属栅CMOS的方法

    公开(公告)号：US20130012009A1

    公开(公告)日：2013-01-10

    申请号：US13617528

    申请日：2012-09-14

    申请人： Kangguo Cheng ,  Bruce B. Doris ,  Ying Zhang

    发明人： Kangguo Cheng ,  Bruce B. Doris ,  Ying Zhang

    IPC分类号： H01L21/283

    CPC分类号： H01L21/823842 ,  H01L29/66545 ,  H01L29/7833 ,  H01L29/7843 ,  H01L2924/13085 ,  H01L2924/13092

    摘要： A semiconductor device is formed by first providing a dual gate semiconductor device structure having FET pair precursors, which includes an nFET precursor and a pFET precursor, wherein each of the nFET precursor and the pFET precursor includes a dummy gate structure. At least one protective layer is deposited across the FET pair precursors, leaving the dummy gate structures exposed. The dummy gate structure is removed from one of the nFET precursor and the pFET precursor to create therein one of an nFET gate hole and a pFET gate hole, respectively. A fill is deposited into the formed one of the nFET gate hole and the pFET gate.

    摘要翻译： 半导体器件通过首先提供具有FET对前体的双栅极半导体器件结构形成，其包括nFET前体和pFET前体，其中nFET前体和pFET前体中的每一个包括伪栅极结构。 至少一个保护层沉积在FET对前体之间，留下伪栅极结构。 从nFET前体和pFET前体之一去除伪栅极结构，以在其中分别形成nFET栅极孔和pFET栅极孔中的一个。 填充物沉积在形成的nFET栅极孔和pFET栅极之一中。

    ENHANCING MOSFET PERFORMANCE BY OPTIMIZING STRESS PROPERTIES
    7.
    发明申请
    ENHANCING MOSFET PERFORMANCE BY OPTIMIZING STRESS PROPERTIES 审中-公开
    通过优化应力特性提高MOSFET的性能

    公开(公告)号：US20130001702A1

    公开(公告)日：2013-01-03

    申请号：US13613081

    申请日：2012-09-13

    申请人： Kangguo Cheng ,  Bruce B. Doris ,  Ying Zhang

    发明人： Kangguo Cheng ,  Bruce B. Doris ,  Ying Zhang

    IPC分类号： H01L27/092

    CPC分类号： H01L29/7843 ,  H01L21/26586 ,  H01L21/31155 ,  H01L21/823807 ,  H01L21/823864 ,  H01L29/6659 ,  H01L29/7833

    摘要： A device and method for improving performance of a transistor includes gate structures formed on a substrate having a spacing therebetween. The gate structures are formed in an operative relationship with active areas formed in the substrate. A stress liner is formed on the gate structures. An angled ion implantation is applied to the stress liner such that ions are directed at vertical surfaces of the stress liner wherein portions of the stress liner in contact with the active areas are shielded from the ions due to a shadowing effect provided by a height and spacing between adjacent structures.

    摘要翻译： 用于提高晶体管性能的器件和方法包括形成在其间具有间隔的衬底上的栅极结构。 栅极结构形成在与衬底中形成的有源区域的操作关系中。 在栅极结构上形成应力衬垫。 角度离子注入施加到应力衬垫上，使得离子被引导到应力衬垫的垂直表面，其中应力衬垫与有源区域接触的部分由于由高度和间隔提供的阴影效应而被屏蔽离子 相邻结构之间。

    Smooth and vertical semiconductor fin structure
    8.
    发明授权
    Smooth and vertical semiconductor fin structure 有权
    平滑和垂直的半导体鳍结构

    公开(公告)号：US08268729B2

    公开(公告)日：2012-09-18

    申请号：US12195691

    申请日：2008-08-21

    申请人： Kangguo Cheng ,  Bruce B. Doris ,  Johnathan E. Faltermeier ,  Ying Zhang

    发明人： Kangguo Cheng ,  Bruce B. Doris ,  Johnathan E. Faltermeier ,  Ying Zhang

    IPC分类号： H01L21/302 ,  H01L21/324

    CPC分类号： H01L21/30608 ,  H01L29/045 ,  H01L29/66795

    摘要： A method for processing a semiconductor fin structure is disclosed. The method includes thermal annealing a fin structure in an ambient containing an isotope of hydrogen. Following the thermal annealing step, the fin structure is etched in a crystal-orientation dependent, self-limiting, manner. The crystal-orientation dependent etch may be selected to be an aqueous solution containing ammonium hydroxide (NH4OH). The completed fin structure has smooth sidewalls and a uniform thickness profile. The fin structure sidewalls are {110} planes.

    摘要翻译： 公开了一种半导体鳍片结构的处理方法。 该方法包括在含有氢同位素的环境中对翅片结构进行热退火。 在热退火步骤之后，鳍结构被蚀刻成晶体取向的自限制的方式。 取决于晶体取向的蚀刻可以选择为含有氢氧化铵（NH 4 OH）的水溶液。 完成的翅片结构具有平滑的侧壁和均匀的厚度轮廓。 翅片结构侧壁是{110}平面。

    METHOD AND STRUCTURE FOR FORMING FINFETS WITH MULTIPLE DOPING REGIONS ON A SAME CHIP
    9.
    发明申请
    METHOD AND STRUCTURE FOR FORMING FINFETS WITH MULTIPLE DOPING REGIONS ON A SAME CHIP 有权
    在同一芯片上形成多个掺杂区域的金属熔体的方法和结构

    公开(公告)号：US20110129978A1

    公开(公告)日：2011-06-02

    申请号：US12628663

    申请日：2009-12-01

    申请人： Kangguo Cheng ,  Bruce B. Doris ,  Ying Zhang

    发明人： Kangguo Cheng ,  Bruce B. Doris ,  Ying Zhang

    IPC分类号： H01L21/336

    CPC分类号： H01L29/66803 ,  H01L21/26586

    摘要： A method for fabrication of features for an integrated circuit includes patterning a first semiconductor structure on a surface of a semiconductor device, and epitaxially growing semiconductor material on opposite sides of the first semiconductor structure to form fins. A first angled ion implantation is applied to one side of the first semiconductor structure to dope a respective fin on the one side. The first semiconductor structure is selectively removed to expose the fins. Fin field effect transistors are formed using the fins.

    摘要翻译： 一种用于集成电路的特征的制造方法包括在半导体器件的表面上形成第一半导体结构，并且在第一半导体结构的相对侧上外延生长半导体材料，以形成鳍片。 第一成角度的离子注入被施加到第一半导体结构的一侧以在一侧上掺杂相应的翅片。 选择性地去除第一半导体结构以暴露鳍片。 鳍状场效应晶体管使用鳍形成。

    DOUBLE PATTERNING METHOD
    10.
    发明申请
    DOUBLE PATTERNING METHOD 有权
    双重图案方法

    公开(公告)号：US20140024215A1

    公开(公告)日：2014-01-23

    申请号：US13555306

    申请日：2012-07-23

    申请人： Kangguo Cheng ,  Bruce B. Doris ,  Ali Khakifirooz ,  Ying Zhang

    发明人： Kangguo Cheng ,  Bruce B. Doris ,  Ali Khakifirooz ,  Ying Zhang

    IPC分类号： B44C1/22 ,  H01B13/00 ,  H01L21/308

    CPC分类号： H01L21/3086 ,  H01B13/00 ,  H01B19/04 ,  H01L21/0337 ,  H01L21/3081 ,  H01L21/32134 ,  H01L21/32137

    摘要： Disclosed is an improved double patterning method for forming openings (e.g., vias or trenches) or mesas on a substrate. This method avoids the wafer topography effects seen in prior art double patterning techniques by ensuring that the substrate itself is only subjected to a single etch process. Specifically, in the method, a first mask layer is formed on the substrate and processed such that it has a doped region and multiple undoped regions within the doped region. Then, either the undoped regions or the doped region can be selectively removed in order to form a mask pattern above the substrate. Once the mask pattern is formed, an etch process can be performed to transfer the mask pattern into the substrate. Depending upon whether the undoped regions are removed or the doped region is removed, the mask pattern will form openings (e.g., vias or trenches) or mesas, respectively, on the substrate.

    摘要翻译： 公开了一种用于在基板上形成开口（例如，通孔或沟槽）或台面的改进的双重图案化方法。 该方法通过确保衬底本身仅经历单次蚀刻工艺来避免现有技术的双重图案化技术中所见到的晶片形貌效应。 具体地说，在该方法中，在衬底上形成第一掩模层并进行处理，使得其在掺杂区域内具有掺杂区域和多个未掺杂区域。 然后，可以选择性地去除未掺杂区域或掺杂区域，以在衬底上方形成掩模图案。 一旦形成掩模图案，就可以执行蚀刻工艺以将掩模图案转印到基板中。 取决于未掺杂的区域是去除还是去除掺杂区域，掩模图案将分别在衬底上形成开口（例如，通孔或沟槽）或台面。