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    Method and apparatus for settling and maintaining a DC offset
    1.
    发明授权
    Method and apparatus for settling and maintaining a DC offset 有权
    用于稳定和维持DC偏移的方法和装置

    公开(公告)号：US06225848B1

    公开(公告)日：2001-05-01

    申请号：US09515286

    申请日：2000-02-29

    申请人： Keith A. Tilley ,  Raul Salvi ,  Enrique Ferrer ,  Atif A. Meraj ,  David J. Graham

    发明人： Keith A. Tilley ,  Raul Salvi ,  Enrique Ferrer ,  Atif A. Meraj ,  David J. Graham

    IPC分类号： H03K508

    CPC分类号： H03F1/304 ,  H03F2200/372

    摘要： A DC offset correction loop (200) utilizes a sign bit generator (204), binary search stage (206), and a digital-to-analog converter (208) in its feedback path to correct for DC offsets at the input of a gain stage (202). When a correction value is obtained, it is applied and held (524) to compensate for the DC offset. When a programming event occurs (534), such as detecting an increase in DC offset beyond a threshold, detecting a significant temperature change, or passage of time, a new DC offset correction cycle is initiated.

    摘要翻译： 直流偏移校正回路（200）利用符号位产生器（204），二进制搜索级（206）和数模转换器（208）在其反馈路径中校正增益输入端的直流偏移 阶段（202）。 当获得校正值时，施加和保持（524）以补偿DC偏移。 当发生编程事件（534）时，例如检测DC偏移的增加超过阈值，检测明显的温度变化或时间的流逝，则开始新的DC偏移校正周期。

    Enhanced DC offset correction through bandwidth and clock speed selection
    4.
    发明授权
    Enhanced DC offset correction through bandwidth and clock speed selection 有权
    通过带宽和时钟速度选择增强直流偏移校正

    公开(公告)号：US06356217B1

    公开(公告)日：2002-03-12

    申请号：US09515843

    申请日：2000-02-29

    申请人： Keith A. Tilley ,  Raul Salvi ,  Enrique Ferrer

    发明人： Keith A. Tilley ,  Raul Salvi ,  Enrique Ferrer

    IPC分类号： H03M110

    CPC分类号： H03F1/304

    摘要： A DC offset correction method and apparatus. In a DC offset correction loop (100), a DC offset is corrected using a binary search routine or any other digital or analog DC offset correction technique. In this binary search routine, the sign of the offset (138) is used to control a direction in which a digital to analog converter (DAC) (166) is stepped until the least significant bit of the DAC is set. The process is enhanced by opening up the bandwidth of the baseband filters (130) to permit the binary search to be clocked (180) at a higher clock rate. After the correction is established, the filters (130) are reset to normal operating conditions.

    摘要翻译： DC偏移校正方法和装置。 在DC偏移校正回路（100）中，使用二分搜索程序或任何其他数字或模拟DC偏移校正技术校正DC偏移。 在该二进制搜索例程中，偏移量（138）的符号用于控制数模转换器（DAC）（166）的步进直到DAC的最低有效位被置位的方向。 通过打开基带滤波器（130）的带宽来增强该过程，以允许二进制搜索以更高的时钟速率被计时（180）。 在建立校正之后，将过滤器（130）复位到正常的操作条件。

    Smart DC offset correction loop
    5.
    发明授权
    Smart DC offset correction loop 有权
    智能直流偏移校正回路

    公开(公告)号：US06625232B1

    公开(公告)日：2003-09-23

    申请号：US09575271

    申请日：2000-05-22

    申请人： Keith A. Tilley

    发明人： Keith A. Tilley

    IPC分类号： H04L2506

    CPC分类号： H04L25/061

    摘要： A DC offset correction method and apparatus. In a differential system, a DC offset correction loop includes a gain stage (104) having a differential input, a gain G and a differential output. A DAC circuit (130) provides a correction DC signal at the inputs to produce differential output signals Vo′ and {overscore (Vo)}′. A controller (120) corrects the DC offset by stepping the DAC circuit (130) to change the correction DC signal by an amount equal to approximately (Vo′−{overscore (Vo′)})/Gx, where GX is the gain G times the gain of the DAC expressed in volts per DAC step. A similar algorithm can be applied to single ended systems wherein a single ended VOFFSET is corrected by an amount equal to approximately VOFFSET/Gx.

    摘要翻译： DC偏移校正方法和装置。 在差分系统中，DC偏移校正回路包括具有差分输入，增益G和差分输出的增益级（104）。 DAC电路（130）在输入处提供校正DC信号以产生差分输出信号Vo'和（超调（Vo'）。控制器（120）通过步进DAC电路（130）来校正DC偏移以改变校正DC 信号的量大约等于（Vo' - （超核（Vo'）/ Gx），其中GX是以DAC表示的DAC的增益G乘以DAC的DAC增益。类似的算法可以应用于单端系统，其中 单端VOFFSET的校正量等于大约VOFFSET / Gx。

    Method and apparatus for calibrating a local oscillator in a direct conversion receiver
    7.
    发明授权
    Method and apparatus for calibrating a local oscillator in a direct conversion receiver 失效
    在直接转换接收机中校准本地振荡器的方法和装置

    公开(公告)号：US06414554B1

    公开(公告)日：2002-07-02

    申请号：US09820232

    申请日：2000-03-23

    申请人： Keith A. Tilley ,  Rajesh H. Zele ,  Walter H. Kehler, Jr.

    发明人： Keith A. Tilley ,  Rajesh H. Zele ,  Walter H. Kehler, Jr.

    IPC分类号： H03L700

    CPC分类号： H03J7/04 ,  H03J2200/29 ,  H03L7/146

    摘要： A receiver includes a main loop (222) having a main VCO (210) and a secondary loop (224) having a secondary VCO (216). The receiver momentarily phase locks an incoming RF signal (228), and then samples and stores a correction voltage (240) being applied to the main VCO (210). The main loop (222) is then put into a non-phase locked mode of operation and the stored correction voltage is applied through a receive automatic tuning circuit (218) to the main VCO (210) for the duration of the incoming RF signal (228). This effectively calibrates the LO frequency (230) of the receiver to the incoming RF signal frequency (228).

    摘要翻译： 接收机包括具有主VCO（210）和具有次级VCO（216）的次级环路（224）的主回路（222）。 接收机瞬间锁定进入的RF信号（228），然后采样并存储施加到主VCO（210）的校正电压（240）。 然后，主回路（222）进入非相位锁定操作模式，并且存储的校正电压通过接收自动调谐电路（218）施加到主VCO（210），以进入RF信号的持续时间 228）。 这有效地校准接收机的LO频率（230）到输入RF信号频率（228）。