公开(公告)号：US5687179A

公开(公告)日：1997-11-11

申请号：US415121

申请日：1995-03-29

申请人： Lee D. Whetsel, Jr. ,  Benjamin H. Ashmore, Jr.

发明人： Lee D. Whetsel, Jr. ,  Benjamin H. Ashmore, Jr.

IPC分类号： G06F13/38 ,  G01R31/3185 ,  G11C29/32

CPC分类号： G01R31/318558 ,  G11C29/32

摘要： A serial scan path communication architecture includes a plurality of circuits (30), some of which may include a memory (36). A memory access controller (38) is included on circuits with a memory (36) such that serial data may be written to and written from the memories without having to repetitively cycle through multiple shift operations.

摘要翻译： 串行扫描路径通信架构包括多个电路（30），其中一些电路可以包括存储器（36）。 存储器访问控制器（38）包括在具有存储器（36）的电路上，使得串行数据可以被写入存储器并从存储器写入，而不必重复地循环通过多个移位操作。

公开(公告)号：US6085344A

公开(公告)日：2000-07-04

申请号：US935751

申请日：1997-09-23

申请人： Lee D. Whetsel, Jr. ,  Benjamin H. Ashmore, Jr.

发明人： Lee D. Whetsel, Jr. ,  Benjamin H. Ashmore, Jr.

IPC分类号： G06F13/38 ,  G01R31/3185 ,  G11C29/32

CPC分类号： G01R31/318558 ,  G11C29/32

摘要： A serial scan path communication architecture includes a plurality of circuits (30), some of which may include a memory (36). A memory access controller (38) is included on circuits with a memory (36) such that serial data may be written to and written from the memories without having to repetitively cycle through multiple shift operations.

摘要翻译： 串行扫描路径通信架构包括多个电路（30），其中一些电路可以包括存储器（36）。 存储器访问控制器（38）包括在具有存储器（36）的电路上，使得串行数据可以被写入存储器并从存储器写入，而不必重复地循环通过多个移位操作。

公开(公告)号：US5623500A

公开(公告)日：1997-04-22

申请号：US542746

申请日：1995-10-13

申请人： Lee D. Whetsel, Jr.

发明人： Lee D. Whetsel, Jr.

IPC分类号： G01R31/26 ,  G01R31/28 ,  G01R31/3185 ,  G06F11/22 ,  G06F15/76

CPC分类号： G01R31/318555 ,  G06F2201/86

摘要： An event qualification architecture comprises event qualification cells (24) having an internal memory for detecting qualification events. The event qualification cells (24) output a signal indicating when a match has occurred, which is interpreted by an event qualification module (22). The event qualification module controls the test circuitry which may include test cell registers (14, 16) and test memory (28). A number of protocols are provided which can be designed into a circuit to provide the timing and control required to activate test logic in the circuit during normal system operation.

摘要翻译： 事件鉴定架构包括具有用于检测资格事件的内部存储器的事件鉴定单元（24）。 事件鉴定单元（24）输出指示何时发生匹配的信号，由事件鉴定模块（22）解释。 事件鉴定模块控制可以包括测试单元寄存器（14,16）和测试存储器（28）的测试电路。 提供了许多协议，其可以被设计成电路以提供在正常系统操作期间激活电路中的测试逻辑所需的定时和控制。

公开(公告)号：US06304987B1

公开(公告)日：2001-10-16

申请号：US09521320

申请日：2000-03-09

申请人： Lee D. Whetsel, Jr.

发明人： Lee D. Whetsel, Jr.

IPC分类号： G01R3128

CPC分类号： G01R31/318541 ,  G01R31/318555

摘要： A test cell (12) provides boundary scan testing in an integrated circuit (10). The test cell (12) comprises two memories, a flip-flop (24) and a latch (26), for storing test data. A first multiplexer (22) selectively connects one of a plurality of inputs to the flip-flop (24). The input of the latch (26) is connected to output of the flip-flop (24). The output of the latch (26) is connected to one input of a multiplexer (28), the second input to the multiplexer (28) being a data input (DIN) signal. A control bus (17) is provided for controlling the multiplexers (22, 28), flip-flop (24) and latch (26). The test cell allows input data to be observed and output data to be controlled simultaneously.

摘要翻译： 测试单元（12）在集成电路（10）中提供边界扫描测试。 测试单元（12）包括用于存储测试数据的两个存储器，触发器（24）和锁存器（26）。 第一多路复用器（22）选择性地将多个输入中的一个连接到触发器（24）。 锁存器（26）的输入端连接到触发器（24）的输出端。 锁存器（26）的输出连接到多路复用器（28）的一个输入端，多路复用器（28）的第二输入端是数据输入（DIN）信号。 控制总线（17）用于控制多路复用器（22,28），触发器（24）和锁存器（26）。 测试单元允许观察输入数据并同时控制输出数据。

公开(公告)号：US6081916A

公开(公告)日：2000-06-27

申请号：US826310

申请日：1997-03-25

申请人： Lee D. Whetsel, Jr.

发明人： Lee D. Whetsel, Jr.

IPC分类号： G01R31/28 ,  G01R31/3185 ,  G06F11/22 ,  G11C29/00 ,  G11C29/12 ,  G11C29/56 ,  H01L21/66 ,  H01L21/822 ,  H01L27/04

CPC分类号： G01R31/318541 ,  G01R31/318555

摘要： A test cell (12) provides boundary scan testing in an integrated circuit (10). The test cell (12) comprises two memories, a flip-flop (24) and a latch (26), for storing test data. A first multiplexer (22) selectively connects one of a plurality of inputs to the flip-flop (24). The input of the latch (26) is connected to output of the flip-flop (24). The output of the latch (26) is connected to one input of a multiplexer (28), the second input to the multiplexer (28) being a data input (DIN) signal. A control bus (17) is provided for controlling the multiplexers (22, 28), flip-flop (24) and latch (26). The test cell allows input data to be observed and output data to be controlled simultaneously.

摘要翻译： 测试单元（12）在集成电路（10）中提供边界扫描测试。 测试单元（12）包括用于存储测试数据的两个存储器，触发器（24）和锁存器（26）。 第一多路复用器（22）选择性地将多个输入中的一个连接到触发器（24）。 锁存器（26）的输入端连接到触发器（24）的输出端。 锁存器（26）的输出连接到多路复用器（28）的一个输入端，多路复用器（28）的第二输入端是数据输入（DIN）信号。 控制总线（17）用于控制多路复用器（22,28），触发器（24）和锁存器（26）。 测试单元允许观察输入数据并同时控制输出数据。

公开(公告)号：US5084874A

公开(公告)日：1992-01-28

申请号：US542665

申请日：1990-06-25

申请人： Lee D. Whetsel, Jr.

发明人： Lee D. Whetsel, Jr.

IPC分类号： G01R31/3185

CPC分类号： G01R31/318525 ,  G01R31/318541

摘要： A test cell (12) provides boundary scan testing in an integrated circuit (10). The test cell (12) comprises two memories, a flip-flop (24) and a latch (26), for storing test data. A first multiplexer (22) selectively connects one of a plurality of inputs to the flip-flop (24). The input of the latch (26) is connected to output of the flip-flop (24). The output of the latch (26) is connected to one input of a multiplexer (28), the second input to the multiplexer (28) being a data input (DIN) signal. A control bus (17) is provided for controlling the multiplexers (22, 28), flip-flop (24) and latch (26). The test cell allows input data to be observed and output data to be controlled simultaneously.

摘要翻译： 测试单元（12）在集成电路（10）中提供边界扫描测试。 测试单元（12）包括用于存储测试数据的两个存储器，触发器（24）和锁存器（26）。 第一多路复用器（22）选择性地将多个输入中的一个连接到触发器（24）。 锁存器（26）的输入端连接到触发器（24）的输出端。 锁存器（26）的输出连接到多路复用器（28）的一个输入端，多路复用器（28）的第二输入端是数据输入（DIN）信号。 控制总线（17）用于控制多路复用器（22,28），触发器（24）和锁存器（26）。 测试单元允许观察输入数据并同时控制输出数据。

公开(公告)号：US06813738B2

公开(公告)日：2004-11-02

申请号：US10280980

申请日：2002-10-25

申请人： Lee D. Whetsel, Jr.

发明人： Lee D. Whetsel, Jr.

IPC分类号： G01R3128

CPC分类号： G01R31/318541 ,  G01R31/318555

摘要： A test cell (12) provides boundary scan testing in an integrated circuit (10). The test cell (12) comprises two memories, a flip-flop (24) and a latch (26), for storing test data. A first multiplexer (22) selectively connects one of a plurality of inputs to the flip-flop (24). The input of the latch (26) is connected to output of the flip-flop (24). The output of the latch (26) is connected to one input of a multiplexer (28), the second input to the multiplexer (28) being a data input (DIN) signal. A control bus (17) is provided for controlling the multiplexers (22, 28), flip-flop (24) and latch (26). The test cell allows input data to be observed and output data to be controlled simultaneously.

摘要翻译： 测试单元（12）在集成电路（10）中提供边界扫描测试。 测试单元（12）包括用于存储测试数据的两个存储器，触发器（24）和锁存器（26）。 第一多路复用器（22）选择性地将多个输入中的一个连接到触发器（24）。 锁存器（26）的输入端连接到触发器（24）的输出端。 锁存器（26）的输出连接到多路复用器（28）的一个输入端，多路复用器（28）的第二输入端是数据输入（DIN）信号。 控制总线（17）用于控制多路复用器（22,28），触发器（24）和锁存器（26）。 测试单元允许观察输入数据并同时控制输出数据。

公开(公告)号：US4857835A

公开(公告)日：1989-08-15

申请号：US117114

申请日：1987-11-05

申请人： Lee D. Whetsel, Jr.

发明人： Lee D. Whetsel, Jr.

IPC分类号： G01R31/317 ,  G01R31/28 ,  G01R31/3185

CPC分类号： G01R31/318558

摘要： Test logic may be included in the design of an integrated circuit (IC) to facilitate testability. In most instances, an IC's test logic can only be activated while the IC, or logic sections within the IC, are placed in a non-functional test mode. The present invention is directed toward an event qualification structure providing the timing and control required to activate an IC's test logic during normal functional operation.

公开(公告)号：US5602855A

公开(公告)日：1997-02-11

申请号：US542236

申请日：1995-10-12

申请人： Lee D. Whetsel, Jr.

发明人： Lee D. Whetsel, Jr.

IPC分类号： G01R31/28 ,  G01R31/3185 ,  G06F11/22 ,  G11C29/00 ,  G11C29/12 ,  G11C29/56 ,  H01L21/66 ,  H01L21/822 ,  H01L27/04

CPC分类号： G01R31/318541 ,  G01R31/318555

摘要： A test cell (12) provides boundary scan testing in an integrated circuit (10). The test cell (12) comprises two memories, a flip-flop (24) and a latch (26), for storing test data. A first multiplexer (22) selectively connects one of a plurality of inputs to the flip-flop (24). The input of the latch (26) is connected to output of the flip-flop (24). The output of the latch (26) is connected to one input of a multiplexer (28), the second input to the multiplexer (28) being a data input (DIN) signal. A control bus (17) is provided for controlling the multiplexers (22, 28), flip-flop (24) and latch (26). The test cell allows input data to be observed and output data to be controlled simultaneously.

摘要翻译： 测试单元（12）在集成电路（10）中提供边界扫描测试。 测试单元（12）包括用于存储测试数据的两个存储器，触发器（24）和锁存器（26）。 第一多路复用器（22）选择性地将多个输入中的一个连接到触发器（24）。 锁存器（26）的输入端连接到触发器（24）的输出端。 锁存器（26）的输出连接到多路复用器（28）的一个输入端，多路复用器（28）的第二输入端是数据输入（DIN）信号。 控制总线（17）用于控制多路复用器（22,28），触发器（24）和锁存器（26）。 测试单元允许观察输入数据并同时控制输出数据。

公开(公告)号：US5495487A

公开(公告)日：1996-02-27

申请号：US197573

申请日：1994-02-14

申请人： Lee D. Whetsel, Jr.

发明人： Lee D. Whetsel, Jr.

IPC分类号： G01R31/317 ,  G01R31/28 ,  G01R31/3185 ,  G06F11/27 ,  H01L21/66 ,  H01L21/822 ,  H01L27/04 ,  G06F11/00

CPC分类号： G01R31/318541 ,  G06F11/27

摘要： A test cell (12) provides boundary scan testing in an integrated circuit (10). The test cell (12) comprises two memories, a flip-flop (24) and a latch (26), for storing test data. A first multiplexer (22) selectively connects one of a plurality of inputs to the flip-flop (24). The input of the latch (26) is connected to output of the flip-flop (24). The output of the latch (26) is connected to one input of a multiplexer (28), the second input to the multiplexer (28) being a data input (DIN) signal. A control bus (17) is provided for controlling the multiplexers (22, 28), flip-flop (24) and latch (26). The test cell allows input data to be observed and output data to be controlled simultaneously.

摘要翻译： 测试单元（12）在集成电路（10）中提供边界扫描测试。 测试单元（12）包括用于存储测试数据的两个存储器，触发器（24）和锁存器（26）。 第一多路复用器（22）选择性地将多个输入中的一个连接到触发器（24）。 锁存器（26）的输入端连接到触发器（24）的输出端。 锁存器（26）的输出连接到多路复用器（28）的一个输入端，多路复用器（28）的第二输入端是数据输入（DIN）信号。 控制总线（17）用于控制多路复用器（22,28），触发器（24）和锁存器（26）。 测试单元允许观察输入数据并同时控制输出数据。