公开(公告)号：US08194492B2

公开(公告)日：2012-06-05

申请号：US12693005

申请日：2010-01-25

申请人： Qi Wang ,  Kwang-Jin Lee ,  Woo-Yeong Cho ,  Taek-Sung Kim ,  Kwang-Ho Kim ,  Hyun-Ho Choi ,  Yong-Jun Lee ,  Hye-Jin Kim

发明人： Qi Wang ,  Kwang-Jin Lee ,  Woo-Yeong Cho ,  Taek-Sung Kim ,  Kwang-Ho Kim ,  Hyun-Ho Choi ,  Yong-Jun Lee ,  Hye-Jin Kim

IPC分类号： G11C8/00

CPC分类号： G11C8/12 ,  G11C11/005 ,  G11C11/56 ,  G11C11/5678 ,  G11C13/0004 ,  G11C13/0023 ,  G11C13/0028 ,  G11C13/0069 ,  G11C16/0483 ,  G11C2013/0078 ,  G11C2213/71

摘要： Disclosed is a semiconductor memory device including a memory cell array having a plurality of variable resistance memory cells divided into first and second areas. An I/O circuit is configured to access the memory cell array under the control of control logic so as to access the first or second area in response to an external command. The I/O circuit accesses the first area using a memory cell unit and the second area using a page unit.

摘要翻译： 公开了一种半导体存储器件，包括具有分成第一和第二区域的多个可变电阻存储器单元的存储单元阵列。 I / O电路被配置为在控制逻辑的控制下访问存储单元阵列，以响应于外部命令访问第一或第二区域。 I / O电路使用存储单元单元访问第一区域，并且使用页面单元访问第二区域。

公开(公告)号：US08218379B2

公开(公告)日：2012-07-10

申请号：US12318241

申请日：2008-12-23

申请人： Yong-Jun Lee ,  Kwang-Jin Lee ,  Taek-Sung Kim ,  Kwang-Ho Kim ,  Woo-Yeong Cho ,  Hyun-Ho Choi ,  Hye Jin Kim

发明人： Yong-Jun Lee ,  Kwang-Jin Lee ,  Taek-Sung Kim ,  Kwang-Ho Kim ,  Woo-Yeong Cho ,  Hyun-Ho Choi ,  Hye Jin Kim

IPC分类号： G11C16/04

CPC分类号： G11C13/0069 ,  G11C13/0004 ,  G11C13/0023 ,  G11C13/0026 ,  G11C13/0064 ,  G11C13/0097 ,  G11C2013/0078 ,  G11C2213/72

摘要： In one embodiment, the semiconductor device includes a non-volatile memory cell array, a write circuit configured to write to the non-volatile memory cell array, and a control circuit. The control circuit is configured to store at least one erase indicator. The erase indicator is associated with at least a portion of the non-volatile memory cell array and indicates a logic state. The control circuit is configured to control the write circuit to write the logic state indicated by the erase indicator in the non-volatile memory cell array during an erase operation of the associated portion of the non-volatile memory cell array.

摘要翻译： 在一个实施例中，半导体器件包括非易失性存储单元阵列，被配置为写入非易失性存储单元阵列的写入电路和控制电路。 控制电路被配置为存储至少一个擦除指示符。 擦除指示符与非易失性存储单元阵列的至少一部分相关联并且指示逻辑状态。 控制电路被配置为在非易失性存储单元阵列的相关部分的擦除操作期间，控制写入电路将由擦除指示符指示的逻辑状态写入非易失性存储单元阵列。

公开(公告)号：US20090168494A1

公开(公告)日：2009-07-02

申请号：US12318241

申请日：2008-12-23

申请人： Yong-Jun Lee ,  Kwang-Jin Lee ,  Taek-Sung Kim ,  Kwang-Ho Kim ,  Woo-Yeong Cho ,  Hyun-Ho Choi ,  Hye Jin Kim

发明人： Yong-Jun Lee ,  Kwang-Jin Lee ,  Taek-Sung Kim ,  Kwang-Ho Kim ,  Woo-Yeong Cho ,  Hyun-Ho Choi ,  Hye Jin Kim

IPC分类号： G11C11/00 ,  G11C7/00 ,  G11C8/00

CPC分类号： G11C13/0069 ,  G11C13/0004 ,  G11C13/0023 ,  G11C13/0026 ,  G11C13/0064 ,  G11C13/0097 ,  G11C2013/0078 ,  G11C2213/72

摘要： In one embodiment, the semiconductor device includes a non-volatile memory cell array, a write circuit configured to write to the non-volatile memory cell array, and a control circuit. The control circuit is configured to store at least one erase indicator. The erase indicator is associated with at least a portion of the non-volatile memory cell array and indicates a logic state. The control circuit is configured to control the write circuit to write the logic state indicated by the erase indicator in the non-volatile memory cell array during an erase operation of the associated portion of the non-volatile memory cell array.

摘要翻译： 在一个实施例中，半导体器件包括非易失性存储单元阵列，被配置为写入非易失性存储单元阵列的写入电路和控制电路。 控制电路被配置为存储至少一个擦除指示符。 擦除指示符与非易失性存储单元阵列的至少一部分相关联并且指示逻辑状态。 控制电路被配置为在非易失性存储单元阵列的相关部分的擦除操作期间，控制写入电路将由擦除指示符指示的逻辑状态写入非易失性存储单元阵列。

公开(公告)号：US20100091553A1

公开(公告)日：2010-04-15

申请号：US12646345

申请日：2009-12-23

申请人： Yong-Jun Lee ,  Kwangjin Lee ,  Taek-Sung Kim ,  Kwangho Kim ,  Wooyeong Cho ,  Hyunho Choi ,  Hye-Jin Kim ,  Qi Wang

发明人： Yong-Jun Lee ,  Kwangjin Lee ,  Taek-Sung Kim ,  Kwangho Kim ,  Wooyeong Cho ,  Hyunho Choi ,  Hye-Jin Kim ,  Qi Wang

IPC分类号： G11C11/00 ,  G11C7/00

CPC分类号： G11C13/0069 ,  G11C13/0004 ,  G11C13/0023 ,  G11C13/0026 ,  G11C13/0064 ,  G11C13/0097 ,  G11C2013/0078 ,  G11C2213/72

摘要： In one embodiment, the semiconductor device includes a non-volatile memory cell array, a write circuit configured to write to the non-volatile memory cell array, and a control circuit. The control circuit is configured to store at least one erase indicator. The erase indicator is associated with at least a portion of the non-volatile memory cell array and indicates a logic state. The control circuit is configured to control the write circuit to write the logic state indicated by the erase indicator in the non-volatile memory cell array during an erase operation of the associated portion of the non-volatile memory cell array.

摘要翻译： 在一个实施例中，半导体器件包括非易失性存储单元阵列，被配置为写入非易失性存储单元阵列的写入电路和控制电路。 控制电路被配置为存储至少一个擦除指示符。 擦除指示符与非易失性存储单元阵列的至少一部分相关联并且指示逻辑状态。 控制电路被配置为在非易失性存储单元阵列的相关部分的擦除操作期间，控制写入电路将由擦除指示符指示的逻辑状态写入非易失性存储单元阵列。

公开(公告)号：US08254158B2

公开(公告)日：2012-08-28

申请号：US12646345

申请日：2009-12-23

申请人： Yong-Jun Lee ,  Kwangjin Lee ,  Taek-Sung Kim ,  Kwangho Kim ,  Wooyeong Cho ,  Hyunho Choi ,  Hye-Jin Kim ,  Qi Wang

发明人： Yong-Jun Lee ,  Kwangjin Lee ,  Taek-Sung Kim ,  Kwangho Kim ,  Wooyeong Cho ,  Hyunho Choi ,  Hye-Jin Kim ,  Qi Wang

IPC分类号： G11C11/00

CPC分类号： G11C13/0069 ,  G11C13/0004 ,  G11C13/0023 ,  G11C13/0026 ,  G11C13/0064 ,  G11C13/0097 ,  G11C2013/0078 ,  G11C2213/72

摘要： In one embodiment, the semiconductor device includes a non-volatile memory cell array, a write circuit configured to write to the non-volatile memory cell array, and a control circuit. The control circuit is configured to store at least one erase indicator. The erase indicator is associated with at least a portion of the non-volatile memory cell array and indicates a logic state. The control circuit is configured to control the write circuit to write the logic state indicated by the erase indicator in the non-volatile memory cell array during an erase operation of the associated portion of the non-volatile memory cell array.

摘要翻译： 在一个实施例中，半导体器件包括非易失性存储单元阵列，被配置为写入非易失性存储单元阵列的写入电路和控制电路。 控制电路被配置为存储至少一个擦除指示符。 擦除指示符与非易失性存储单元阵列的至少一部分相关联并且指示逻辑状态。 控制电路被配置为在非易失性存储单元阵列的相关部分的擦除操作期间，控制写入电路将由擦除指示符指示的逻辑状态写入非易失性存储单元阵列。

公开(公告)号：US20100302884A1

公开(公告)日：2010-12-02

申请号：US12662247

申请日：2010-04-07

申请人： Kwang-Jin Lee ,  Yong-Jun Lee ,  Du-Eung Kim ,  Woo-Yeong Cho ,  Joon-Yong Choi

发明人： Kwang-Jin Lee ,  Yong-Jun Lee ,  Du-Eung Kim ,  Woo-Yeong Cho ,  Joon-Yong Choi

IPC分类号： G11C7/00

CPC分类号： G11C7/04 ,  G11C7/18 ,  G11C7/22 ,  G11C16/32 ,  G11C2207/002

摘要： Disclosed is a method of preventing coupling noises for a non-volatile semiconductor memory device. According to the method, if an edge of a write operation signal overlaps an activated period of a read operation signal a check result is generated. The write operation signal is modified based on the check result.

摘要翻译： 公开了一种防止用于非易失性半导体存储器件的耦合噪声的方法。 根据该方法，如果写入操作信号的边缘与读取操作信号的激活时段重叠，则产生检查结果。 基于检查结果修改写操作信号。

公开(公告)号：US08102704B2

公开(公告)日：2012-01-24

申请号：US12662247

申请日：2010-04-07

申请人： Kwang-Jin Lee ,  Yong-Jun Lee ,  Du-Eung Kim ,  Woo-Yeong Cho ,  Joon-Yong Choi

发明人： Kwang-Jin Lee ,  Yong-Jun Lee ,  Du-Eung Kim ,  Woo-Yeong Cho ,  Joon-Yong Choi

IPC分类号： G11C16/32

CPC分类号： G11C7/04 ,  G11C7/18 ,  G11C7/22 ,  G11C16/32 ,  G11C2207/002

摘要： Disclosed is a method of preventing coupling noises for a non-volatile semiconductor memory device. According to the method, if an edge of a write operation signal overlaps an activated period of a read operation signal a check result is generated. The write operation signal is modified based on the check result.

摘要翻译： 公开了一种防止用于非易失性半导体存储器件的耦合噪声的方法。 根据该方法，如果写入操作信号的边缘与读取操作信号的激活时段重叠，则产生检查结果。 基于检查结果修改写操作信号。

公开(公告)号：US08547724B2

公开(公告)日：2013-10-01

申请号：US13032848

申请日：2011-02-23

申请人： Yong-Jun Lee ,  Kwang Jin Lee ,  Joon Min Park ,  Huik Won Seo

发明人： Yong-Jun Lee ,  Kwang Jin Lee ,  Joon Min Park ,  Huik Won Seo

IPC分类号： G11C17/00

CPC分类号： G11C17/18 ,  G11C11/005 ,  G11C13/0004 ,  G11C13/0059 ,  G11C2211/5641 ,  G11C2211/5646

摘要： A nonvolatile memory device comprises a one-time-programmable (OTP) lock bit register. The nonvolatile memory device comprises a variable-resistance memory cell array comprising an OTP block that store data and a register that stores OTP lock state information indicating whether the data is changeable. The register comprises a variable memory cell. An initial value of the OTP lock state information is set to a program protection state.

摘要翻译： 非易失性存储器件包括一次性可编程（OTP）锁定位寄存器。 非易失性存储器件包括可变电阻存储单元阵列，其包括存储数据的OTP块和存储指示数据是否可更改的OTP锁定状态信息的寄存器。 寄存器包括可变存储单元。 OTP锁定状态信息的初始值被设置为程序保护状态。

公开(公告)号：US20120185822A1

公开(公告)日：2012-07-19

申请号：US13302268

申请日：2011-11-22

申请人： Joo-Hwan Lee ,  Hongjune Kim ,  Gangwon Jo ,  Jeongho Nah ,  Honggyu Kim ,  Yong-Jun Lee ,  Jaejin Lee ,  Seung-Mo Cho

发明人： Joo-Hwan Lee ,  Hongjune Kim ,  Gangwon Jo ,  Jeongho Nah ,  Honggyu Kim ,  Yong-Jun Lee ,  Jaejin Lee ,  Seung-Mo Cho

IPC分类号： G06F9/45 ,  G06F3/048

CPC分类号： G06F8/4441 ,  G06F9/45529

摘要： A web browsing method and apparatus for enhancing a user's convenience in web browsing is provided in a system that uses a multi-core processor. The web browsing method and apparatus is applicable in a system, such as a smart phone that has a low computing power or that has a storage device like a flash memory operating in a rapid manner. Optimized machine codes are stored in files and incremental optimization is achieved, so the JAVASCRIPT® program of the web application has a small compilation overhead and achieves fast execution.

摘要翻译： 在使用多核处理器的系统中提供了用于增强用户在web浏览中的便利性的网页浏览方法和装置。 网络浏览方法和装置可应用于诸如具有低计算能力的智能电话或具有快速操作的闪存的存储设备的系统中。 优化的机器代码存储在文件中，实现了增量优化，因此Web应用程序的JAVASCRIPT®程序具有较小的编译开销，实现了快速执行。

公开(公告)号：US08058129B2

公开(公告)日：2011-11-15

申请号：US12615096

申请日：2009-11-09

申请人： Yong-Jun Lee

发明人： Yong-Jun Lee

IPC分类号： H01L21/336

CPC分类号： H01L29/7816 ,  H01L29/0634 ,  H01L29/0878 ,  H01L29/42368 ,  H01L29/66681

摘要： A lateral double diffused metal oxide semiconductor (LDMOS) device and a method of manufacturing the same. A LDMOS device may include a high voltage well formed over a substrate, a reduced surface field region formed thereover which may be adjacent a body region, and/or an isolation layer. An isolation layer may include a predetermined area formed over a reduced surface field region, may be partially overlapped with a top surface of a substrate and/or may include an area formed adjacent a high voltage well. A low voltage well may be formed over a substrate. A gate electrode may extend from a predetermined top surface of a body region to a predetermined top surface of an isolation layer. A drain region may be formed over a low voltage well. A source region may be formed over a body region and may have at least a portion formed under a gate electrode.

摘要翻译： 横向双扩散金属氧化物半导体（LDMOS）器件及其制造方法。 LDMOS器件可以包括在衬底上形成的高电压井，形成在其上的减小的表面场区域，其可以与身体区域相邻，和/或隔离层。 隔离层可以包括在还原表面场区域上形成的预定区域，可以与衬底的顶表面部分地重叠，和/或可以包括邻近高电压阱形成的区域。 可以在衬底上形成低电压阱。 栅电极可以从体区的预定顶表面延伸到隔离层的预定顶表面。 可以在低电压阱上形成漏极区。 源极区域可以形成在体区域上并且可以具有形成在栅电极下方的至少一部分。