公开(公告)号：US20090006873A1

公开(公告)日：2009-01-01

申请号：US11768752

申请日：2007-06-26

申请人： Ralph E. Bellofatto ,  Paul W. Coteus ,  Paul G. Crumley ,  Alan G. Gara ,  Mark E. Giampapa ,  Thomas M. Gooding ,  Rudolf Haring ,  Mark G. Megerian ,  Martin Ohmacht ,  Don D. Reed ,  Richard A. Swetz ,  Todd Takken

发明人： Ralph E. Bellofatto ,  Paul W. Coteus ,  Paul G. Crumley ,  Alan G. Gara ,  Mark E. Giampapa ,  Thomas M. Gooding ,  Rudolf Haring ,  Mark G. Megerian ,  Martin Ohmacht ,  Don D. Reed ,  Richard A. Swetz ,  Todd Takken

IPC分类号： G06F1/26

CPC分类号： G06F1/3203 ,  G06F1/206

摘要： An apparatus and method for controlling power usage in a computer includes a plurality of computers communicating with a local control device, and a power source supplying power to the local control device and the computer. A plurality of sensors communicate with the computer for ascertaining power usage of the computer, and a system control device communicates with the computer for controlling power usage of the computer.

摘要翻译： 用于控制计算机中的电力使用的装置和方法包括与本地控制装置通信的多个计算机，以及向本地控制装置和计算机供电的电源。 多个传感器与计算机通信以确定计算机的功率使用，并且系统控制装置与计算机通信以控制计算机的电力使用。

公开(公告)号：US08001401B2

公开(公告)日：2011-08-16

申请号：US11768752

申请日：2007-06-26

申请人： Ralph E. Bellofatto ,  Paul W. Coteus ,  Paul G. Crumley ,  Alan G. Gara ,  Mark E. Giampapa ,  Thomas M. Gooding ,  Rudolf A. Haring ,  Mark G. Megerian ,  Martin Ohmacht ,  Don D. Reed ,  Richard A. Swetz ,  Todd Takken

发明人： Ralph E. Bellofatto ,  Paul W. Coteus ,  Paul G. Crumley ,  Alan G. Gara ,  Mark E. Giampapa ,  Thomas M. Gooding ,  Rudolf A. Haring ,  Mark G. Megerian ,  Martin Ohmacht ,  Don D. Reed ,  Richard A. Swetz ,  Todd Takken

IPC分类号： G06F1/26

CPC分类号： G06F1/3203 ,  G06F1/206

摘要： An apparatus and method for controlling power usage in a computer includes a plurality of computers communicating with a local control device, and a power source supplying power to the local control device and the computer. A plurality of sensors communicate with the computer for ascertaining power usage of the computer, and a system control device communicates with the computer for controlling power usage of the computer.

摘要翻译： 用于控制计算机中的电力使用的装置和方法包括与本地控制装置通信的多个计算机，以及向本地控制装置和计算机供电的电源。 多个传感器与计算机通信以确定计算机的功率使用，并且系统控制装置与计算机通信以控制计算机的电力使用。

公开(公告)号：US07761687B2

公开(公告)日：2010-07-20

申请号：US11768905

申请日：2007-06-26

申请人： Matthias A. Blumrich ,  Dong Chen ,  George Chiu ,  Thomas M. Cipolla ,  Paul W. Coteus ,  Alan G. Gara ,  Mark E. Giampapa ,  Shawn Hall ,  Rudolf A. Haring ,  Philip Heidelberger ,  Gerard V. Kopcsay ,  Martin Ohmacht ,  Valentina Salapura ,  Krishnan Sugavanam ,  Todd Takken

发明人： Matthias A. Blumrich ,  Dong Chen ,  George Chiu ,  Thomas M. Cipolla ,  Paul W. Coteus ,  Alan G. Gara ,  Mark E. Giampapa ,  Shawn Hall ,  Rudolf A. Haring ,  Philip Heidelberger ,  Gerard V. Kopcsay ,  Martin Ohmacht ,  Valentina Salapura ,  Krishnan Sugavanam ,  Todd Takken

IPC分类号： G06F15/173

CPC分类号： G06F15/17337

摘要： A massively parallel supercomputer of petaOPS-scale includes node architectures based upon System-On-a-Chip technology, where each processing node comprises a single Application Specific Integrated Circuit (ASIC) having up to four processing elements. The ASIC nodes are interconnected by multiple independent networks that optimally maximize the throughput of packet communications between nodes with minimal latency. The multiple networks may include three high-speed networks for parallel algorithm message passing including a Torus, collective network, and a Global Asynchronous network that provides global barrier and notification functions. These multiple independent networks may be collaboratively or independently utilized according to the needs or phases of an algorithm for optimizing algorithm processing performance. The use of a DMA engine is provided to facilitate message passing among the nodes without the expenditure of processing resources at the node.

摘要翻译： petaOPS规模的大规模并行超级计算机包括基于片上系统技术的节点架构，其中每个处理节点包括具有多达四个处理元件的单个专用集成电路（ASIC）。 ASIC节点通过多个独立网络互连，以最小的延迟最大化节点之间的数据包通信的吞吐量。 多个网络可以包括用于并行算法消息传递的三个高速网络，包括Torus，集合网络和提供全局障碍和通知功能的全球异步网络。 这些多个独立网络可以根据用于优化算法处理性能的算法的需求或阶段来协同或独立地利用。 提供DMA引擎的使用以促进节点之间的消息传递，而不需要节点处理资源。

公开(公告)号：US20090006808A1

公开(公告)日：2009-01-01

申请号：US11768905

申请日：2007-06-26

申请人： Matthias A. Blumrich ,  Dong Chen ,  George Chiu ,  Thomas M. Cipolla ,  Paul W. Coteus ,  Alan G. Gara ,  Mark E. Giampapa ,  Shawn Hall ,  Rudolf A. Haring ,  Philip Heidelberger ,  Gerard V. Kopcsay ,  Martin Ohmacht ,  Valentina Salapura ,  Krishnan Sugavanam ,  Todd Takken

发明人： Matthias A. Blumrich ,  Dong Chen ,  George Chiu ,  Thomas M. Cipolla ,  Paul W. Coteus ,  Alan G. Gara ,  Mark E. Giampapa ,  Shawn Hall ,  Rudolf A. Haring ,  Philip Heidelberger ,  Gerard V. Kopcsay ,  Martin Ohmacht ,  Valentina Salapura ,  Krishnan Sugavanam ,  Todd Takken

IPC分类号： G06F15/80 ,  G06F9/06

CPC分类号： G06F15/17337

摘要： A novel massively parallel supercomputer of petaOPS-scale includes node architectures based upon System-On-a-Chip technology, where each processing node comprises a single Application Specific Integrated Circuit (ASIC) having up to four processing elements. The ASIC nodes are interconnected by multiple independent networks that optimally maximize the throughput of packet communications between nodes with minimal latency. The multiple networks may include three high-speed networks for parallel algorithm message passing including a Torus, collective network, and a Global Asynchronous network that provides global barrier and notification functions. These multiple independent networks may be collaboratively or independently utilized according to the needs or phases of an algorithm for optimizing algorithm processing performance. Novel use of a DMA engine is provided to facilitate message passing among the nodes without the expenditure of processing resources at the node.

摘要翻译： petaOPS规模的一种新型大规模并行超级计算机包括基于片上系统技术的节点架构，其中每个处理节点包括具有多达四个处理元件的单个专用集成电路（ASIC）。 ASIC节点通过多个独立网络互连，以最小的延迟最大化节点之间的数据包通信的吞吐量。 多个网络可以包括用于并行算法消息传递的三个高速网络，包括Torus，集合网络和提供全局障碍和通知功能的全球异步网络。 这些多个独立网络可以根据用于优化算法处理性能的算法的需求或阶段来协同或独立地利用。 提供了新的使用DMA引擎来促进节点之间的消息传递，而不需要节点处理资源。

公开(公告)号：US20090006899A1

公开(公告)日：2009-01-01

申请号：US11768559

申请日：2007-06-26

申请人： Alan G. Gara ,  Dong Chen ,  Paul W. Coteus ,  William T. Flynn ,  James A. Marcella ,  Todd Takken ,  Barry M. Trager ,  Shmuel Winograd

发明人： Alan G. Gara ,  Dong Chen ,  Paul W. Coteus ,  William T. Flynn ,  James A. Marcella ,  Todd Takken ,  Barry M. Trager ,  Shmuel Winograd

IPC分类号： G06F11/26 ,  G06F11/16

CPC分类号： G06F11/1012

摘要： A method and system are disclosed for detecting memory chip failure in a computer memory system. The method comprises the steps of accessing user data from a set of user data chips, and testing the user data for errors using data from a set of system data chips. This testing is done by generating a sequence of check symbols from the user data, grouping the user data into a sequence of data symbols, and computing a specified sequence of syndromes. If all the syndromes are zero, the user data has no errors. If one of the syndromes is non-zero, then a set of discriminator expressions are computed, and used to determine whether a single or double symbol error has occurred. In the preferred embodiment, less than two full system data chips are used for testing and correcting the user data.

摘要翻译： 公开了一种用于检测计算机存储器系统中的存储器芯片故障的方法和系统。 该方法包括以下步骤：从一组用户数据芯片访问用户数据，以及使用来自一组系统数据芯片的数据来测试用户数据的错误。 该测试通过从用户数据生成检查符号序列来完成，将用户数据分组成数据符号序列，并计算指定的综合征序列。 如果所有的综合征为零，则用户数据没有错误。 如果其中一个校正子不为零，则计算一组鉴别符表达式，并用于确定是否发生单个或双重符号错误。 在优选实施例中，使用少于两个全系统数据芯片来测试和校正用户数据。

公开(公告)号：US08010875B2

公开(公告)日：2011-08-30

申请号：US11768559

申请日：2007-06-26

申请人： Alan G. Gara ,  Dong Chen ,  Paul W. Coteus ,  William T. Flynn ,  James A. Marcella ,  Todd Takken ,  Barry M. Trager ,  Shmuel Winograd

发明人： Alan G. Gara ,  Dong Chen ,  Paul W. Coteus ,  William T. Flynn ,  James A. Marcella ,  Todd Takken ,  Barry M. Trager ,  Shmuel Winograd

IPC分类号： G06F11/10

CPC分类号： G06F11/1012

摘要： A method and system are disclosed for detecting memory chip failure in a computer memory system. The method comprises the steps of accessing user data from a set of user data chips, and testing the user data for errors using data from a set of system data chips. This testing is done by generating a sequence of check symbols from the user data, grouping the user data into a sequence of data symbols, and computing a specified sequence of syndromes. If all the syndromes are zero, the user data has no errors. If one of the syndromes is non-zero, then a set of discriminator expressions are computed, and used to determine whether a single or double symbol error has occurred. In the preferred embodiment, less than two full system data chips are used for testing and correcting the user data.

摘要翻译： 公开了一种用于检测计算机存储器系统中的存储器芯片故障的方法和系统。 该方法包括以下步骤：从一组用户数据芯片访问用户数据，以及使用来自一组系统数据芯片的数据来测试用户数据的错误。 该测试通过从用户数据生成检查符号序列来完成，将用户数据分组成数据符号序列，并计算指定的综合征序列。 如果所有的综合征为零，则用户数据没有错误。 如果其中一个校正子不为零，则计算一组鉴别符表达式，并用于确定是否发生单个或双重符号错误。 在优选实施例中，使用少于两个全系统数据芯片来测试和校正用户数据。

公开(公告)号：US20090006683A1

公开(公告)日：2009-01-01

申请号：US11768552

申请日：2007-06-26

申请人： Paul W. Coteus ,  Todd Takken

发明人： Paul W. Coteus ,  Todd Takken

IPC分类号： G06F13/16

CPC分类号： G06F13/4072 ,  G06F13/1684 ,  Y02D10/14 ,  Y02D10/151

摘要： A memory system is disclosed which is comprised of a memory controller and addressable memory devices such as DRAMs. The invention provides a programmable register to control the high vs. low drive state of each bit of a memory system address and control bus during periods of bus inactivity. In this way, termination voltage supply current can be minimized, while permitting selected bus bits to be driven to a required state. This minimizes termination power dissipation while not affecting memory system performance. The technique can be extended to work for other high-speed busses as well.

摘要翻译： 公开了一种存储器系统，其包括存储器控制器和诸如DRAM的可寻址存储器件。 本发明提供一种可编程寄存器，以在总线不活动期间控制存储器系统地址和控制总线的每一位的高与低驱动状态。 以这种方式，可以使终端电压供应电流最小化，同时允许选择的总线位被驱动到所需状态。 这最大限度地减少了终端功耗，同时不影响内存系统的性能。 该技术可以扩展到其他高速公交车上。

公开(公告)号：US07383490B2

公开(公告)日：2008-06-03

申请号：US11106069

申请日：2005-04-14

申请人： Gheorghe Almasi ,  Matthias Augustin Blumrich ,  Dong Chen ,  Paul Coteus ,  Alan Gara ,  Mark E. Giampapa ,  Philip Heidelberger ,  Dirk I. Hoenicke ,  Sarabjeet Singh ,  Burkhard D. Steinmacher-Burow ,  Todd Takken ,  Pavlos Vranas

发明人： Gheorghe Almasi ,  Matthias Augustin Blumrich ,  Dong Chen ,  Paul Coteus ,  Alan Gara ,  Mark E. Giampapa ,  Philip Heidelberger ,  Dirk I. Hoenicke ,  Sarabjeet Singh ,  Burkhard D. Steinmacher-Burow ,  Todd Takken ,  Pavlos Vranas

IPC分类号： G06F11/00 ,  H03M13/00

CPC分类号： G06F11/1633

摘要： Methods and apparatus perform fault isolation in multiple node computing systems using commutative error detection values for—example, checksums—to identify and to isolate faulty nodes. When information associated with a reproducible portion of a computer program is injected into a network by a node, a commutative error detection value is calculated. At intervals, node fault detection apparatus associated with the multiple node computer system retrieve commutative error detection values associated with the node and stores them in memory. When the computer program is executed again by the multiple node computer system, new commutative error detection values are created and stored in memory. The node fault detection apparatus identifies faulty nodes by comparing commutative error detection values associated with reproducible portions of the application program generated by a particular node from different runs of the application program. Differences in values indicate a possible faulty node.

摘要翻译： 方法和设备使用交换性错误检测值（例如，校验和）识别和隔离故障节点，在多个节点计算系统中执行故障隔离。 当与计算机程序的可再现部分相关联的信息被节点注入到网络中时，计算交换性错误检测值。 每隔一段时间，与多节点计算机系统相关联的节点故障检测装置检索与节点相关联的交换错误检测值并将其存储在存储器中。 当多节点计算机系统再次执行计算机程序时，创建新的交换错误检测值并将其存储在存储器中。 节点故障检测装置通过比较与来自应用程序的不同运行的特定节点生成的应用程序的可再现部分相关联的交换错误检测值来识别故障节点。 值的差异表示可能的故障节点。

公开(公告)号：US08485831B2

公开(公告)日：2013-07-16

申请号：US12986132

申请日：2011-01-06

申请人： Thomas M. Cipolla ,  Todd Takken ,  Paul W. Coteus

发明人： Thomas M. Cipolla ,  Todd Takken ,  Paul W. Coteus

IPC分类号： H01R12/00

CPC分类号： H01R13/514 ,  H01R13/6587

摘要： A tall mezzanine connector which connects the substantial middle half of each of a pair of circuit cards positioned normal thereto in such a way that there is compliance when the two halves of the circuit cards are not in alignment. The mezzanine connector comprises a header and a receptacle that includes wafers having electrical contact means at each end thereof for contacting contacts in the respective circuit cards, the wafers being held in place by an upper base member and a lower base member.

摘要翻译： 一个高夹层连接器，其连接一对位于其上的一对电路卡的每一个的大致中间，以使得当电路卡的两半不对准时具有顺应性。 夹层连接器包括集管和插座，其包括在其每个端部具有电接触装置的晶片，用于接触各个电路板中的触点，晶片通过上基部构件和下基座构件保持就位。

公开(公告)号：US20120178273A1

公开(公告)日：2012-07-12

申请号：US12986132

申请日：2011-01-06

申请人： Thomas M. Cipolla ,  Todd Takken ,  Paul W. Coteus

发明人： Thomas M. Cipolla ,  Todd Takken ,  Paul W. Coteus

IPC分类号： H01R12/70

CPC分类号： H01R13/514 ,  H01R13/6587

摘要： A tall mezzanine connector which connects the substantial middle half of each of a pair of circuit cards positioned normal thereto in such a way that there is compliance when the two halves of the circuit cards are not in alignment. The mezzanine connector comprises a header and a receptacle that includes wafers having electrical contact means at each end thereof for contacting contacts in the respective circuit cards, the wafers being held in place by an upper base member and a lower base member.

摘要翻译： 一个高夹层连接器，其连接一对位于其上的一对电路卡的每一个的大致中间，以使得当电路卡的两半不对准时具有顺应性。 夹层连接器包括集管和插座，其包括在其每个端部具有电接触装置的晶片，用于接触各个电路板中的触点，晶片通过上基部构件和下基座构件保持就位。