公开(公告)号：US07833889B2

公开(公告)日：2010-11-16

申请号：US12049078

申请日：2008-03-14

申请人： Ravi Pillarisetty ,  Brian Doyle ,  Titash Rakshit ,  Jack Kavalieros

发明人： Ravi Pillarisetty ,  Brian Doyle ,  Titash Rakshit ,  Jack Kavalieros

IPC分类号： H01L21/20

CPC分类号： H01L29/7855 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/7849 ,  H01L29/785

摘要： Embodiments of an apparatus and methods for improving multi-gate device performance including methods to fabricate a plurality of multi-gate fins from a diffused body of a substantially planar structure that is substantially electrically isolated using a shallow trench region are generally described herein. Other embodiments may be described and claimed.

摘要翻译： 本文通常描述用于改善多栅极器件性能的装置和方法的实施例，包括使用浅沟槽区域基本上电隔离的基本平面结构的扩散体制造多个多栅极散热片的方法。 可以描述和要求保护其他实施例。

公开(公告)号：US20140097495A1

公开(公告)日：2014-04-10

申请号：US14089101

申请日：2013-11-25

申请人： Ravi Pillarisetty ,  Brian Doyle ,  Titash Rakshit ,  Jack Kavalieros

发明人： Ravi Pillarisetty ,  Brian Doyle ,  Titash Rakshit ,  Jack Kavalieros

IPC分类号： H01L29/78

CPC分类号： H01L29/7855 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/7849 ,  H01L29/785

摘要： Embodiments of an apparatus and methods for improving multi-gate device performance are generally described herein. Other embodiments may be described and claimed.

摘要翻译： 本文通常描述用于提高多栅极器件性能的装置和方法的实施例。 可以描述和要求保护其他实施例。

公开(公告)号：US20090230478A1

公开(公告)日：2009-09-17

申请号：US12049078

申请日：2008-03-14

申请人： Ravi Pillarisetty ,  Brian Doyle ,  Titash Rakshit ,  Jack Kavalieros

发明人： Ravi Pillarisetty ,  Brian Doyle ,  Titash Rakshit ,  Jack Kavalieros

IPC分类号： H01L29/78 ,  H01L21/283

CPC分类号： H01L29/7855 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/7849 ,  H01L29/785

摘要： Embodiments of an apparatus and methods for improving multi-gate device performance are generally described herein. Other embodiments may be described and claimed.

摘要翻译： 本文通常描述用于提高多栅极器件性能的装置和方法的实施例。 可以描述和要求保护其他实施例。

公开(公告)号：US08344425B2

公开(公告)日：2013-01-01

申请号：US12655463

申请日：2009-12-30

申请人： Marko Radosavljevic ,  Uday Shah ,  Gilbert Dewey ,  Niloy Mukherjee ,  Robert S. Chau ,  Jack Kavalieros ,  Ravi Pillarisetty ,  Titash Rakshit ,  Matthew V. Metz

发明人： Marko Radosavljevic ,  Uday Shah ,  Gilbert Dewey ,  Niloy Mukherjee ,  Robert S. Chau ,  Jack Kavalieros ,  Ravi Pillarisetty ,  Titash Rakshit ,  Matthew V. Metz

IPC分类号： H01L29/12 ,  H01L21/20 ,  H01L21/336 ,  H01L21/18

CPC分类号： H01L29/0665 ,  B82Y10/00 ,  B82Y40/00 ,  H01L29/0673 ,  H01L29/42364 ,  H01L29/66462 ,  H01L29/66795 ,  H01L29/7786 ,  H01L29/785

摘要： Methods of forming microelectronic structures are described. Embodiments of those methods include forming a III-V tri-gate fin on a substrate, forming a cladding material around the III-V tri-gate fin, and forming a hi k gate dielectric around the cladding material.

摘要翻译： 描述形成微电子结构的方法。 这些方法的实施例包括在基板上形成III-V三栅极翅片，在III-V三栅极鳍周围形成包层材料，以及在包层材料周围形成Hi栅极电介质。

公开(公告)号：US20110156004A1

公开(公告)日：2011-06-30

申请号：US12655463

申请日：2009-12-30

申请人： Marko Radosavljevic ,  Uday Shah ,  Gilbert Dewey ,  Niloy Mukherjee ,  Robert S. Chau ,  Jack Kavalieros ,  Ravi Pillarisetty ,  Titash Rakshit ,  Matthew V. Metz

发明人： Marko Radosavljevic ,  Uday Shah ,  Gilbert Dewey ,  Niloy Mukherjee ,  Robert S. Chau ,  Jack Kavalieros ,  Ravi Pillarisetty ,  Titash Rakshit ,  Matthew V. Metz

IPC分类号： H01L29/775 ,  H01L21/20 ,  H01L21/336

CPC分类号： H01L29/0665 ,  B82Y10/00 ,  B82Y40/00 ,  H01L29/0673 ,  H01L29/42364 ,  H01L29/66462 ,  H01L29/66795 ,  H01L29/7786 ,  H01L29/785

摘要： Methods of forming microelectronic structures are described. Embodiments of those methods include forming a III-V tri-gate fin on a substrate, forming a cladding material around the III-V tri-gate fin, and forming a hi k gate dielectric around the cladding material.

摘要翻译： 描述形成微电子结构的方法。 这些方法的实施例包括在基板上形成III-V三栅极翅片，在III-V三栅极鳍周围形成包层材料，以及在包层材料周围形成Hi栅极电介质。

公开(公告)号：US09443936B2

公开(公告)日：2016-09-13

申请号：US13870184

申请日：2013-04-25

申请人： Prashant Majhi ,  Mantu K. Hudait ,  Jack T. Kavalieros ,  Ravi Pillarisetty ,  Marko Radosavljevic ,  Gilbert Dewey ,  Titash Rakshit ,  Willman Tsai

发明人： Prashant Majhi ,  Mantu K. Hudait ,  Jack T. Kavalieros ,  Ravi Pillarisetty ,  Marko Radosavljevic ,  Gilbert Dewey ,  Titash Rakshit ,  Willman Tsai

IPC分类号： H01L29/15 ,  H01L21/285 ,  H01L21/768 ,  H01L29/417 ,  H01L29/66 ,  H01L29/778 ,  H01L29/78 ,  H01L29/80 ,  H01L29/165 ,  H01L29/51

CPC分类号： H01L29/66431 ,  H01L21/28518 ,  H01L21/76802 ,  H01L21/76805 ,  H01L21/76897 ,  H01L29/152 ,  H01L29/165 ,  H01L29/41766 ,  H01L29/517 ,  H01L29/66462 ,  H01L29/7783 ,  H01L29/7848 ,  H01L29/802

摘要： Embodiments described include straining transistor quantum well (QW) channel regions with metal source/drains, and conformal regrowth source/drains to impart a uni-axial strain in a MOS channel region. Removed portions of a channel layer may be filled with a junction material having a lattice spacing different than that of the channel material to causes a uni-axial strain in the channel, in addition to a bi-axial strain caused in the channel layer by a top barrier layer and a bottom buffer layer of the quantum well.

摘要翻译： 所描述的实施例包括具有金属源/漏极的应变晶体管量子阱（QW）沟道区，以及保形再生长源/漏极，以在MOS沟道区中赋予单轴应变。 沟道层的去除部分可以填充具有不同于沟道材料的晶格间隔的结合材料，以在通道中引起单轴应变，以及在沟道层中引起的双轴应变 顶部阻挡层和量子阱的底部缓冲层。

公开(公告)号：US08258498B2

公开(公告)日：2012-09-04

申请号：US13017862

申请日：2011-01-31

申请人： Prashant Majhi ,  Mantu Hudait ,  Jack T. Kavalieros ,  Ravi Pillarisetty ,  Marko Radosavljevic ,  Gilbert Dewey ,  Titash Rakshit ,  Willman Tsai

发明人： Prashant Majhi ,  Mantu Hudait ,  Jack T. Kavalieros ,  Ravi Pillarisetty ,  Marko Radosavljevic ,  Gilbert Dewey ,  Titash Rakshit ,  Willman Tsai

IPC分类号： H01L29/06 ,  H01L31/072 ,  H01L31/0336 ,  H01L31/0328 ,  H01L31/109

CPC分类号： H01L29/66431 ,  H01L21/28518 ,  H01L21/76802 ,  H01L21/76805 ,  H01L21/76897 ,  H01L29/152 ,  H01L29/165 ,  H01L29/41766 ,  H01L29/517 ,  H01L29/66462 ,  H01L29/7783 ,  H01L29/7848 ,  H01L29/802

摘要： Embodiments described include straining transistor quantum well (QW) channel regions with metal source/drains, and conformal regrowth source/drains to impart a uni-axial strain in a MOS channel region. Removed portions of a channel layer may be filled with a junction material having a lattice spacing different than that of the channel material to causes a uni-axial strain in the channel, in addition to a bi-axial strain caused in the channel layer by a top barrier layer and a bottom buffer layer of the quantum well.

摘要翻译： 所描述的实施例包括具有金属源/漏极的应变晶体管量子阱（QW）沟道区，以及保形再生长源/漏极，以在MOS沟道区中赋予单轴应变。 沟道层的去除部分可以填充具有不同于沟道材料的晶格间隔的结合材料，以在通道中引起单轴应变，以及在沟道层中引起的双轴应变 顶部阻挡层和量子阱的底部缓冲层。

公开(公告)号：US08120073B2

公开(公告)日：2012-02-21

申请号：US12317966

申请日：2008-12-31

申请人： Titash Rakshit ,  Stephen M. Cea ,  Jack T Kavalieros ,  Ravi Pillarisetty

发明人： Titash Rakshit ,  Stephen M. Cea ,  Jack T Kavalieros ,  Ravi Pillarisetty

IPC分类号： H01L29/06 ,  H01L29/08

CPC分类号： H01L29/785 ,  H01L29/66795

摘要： A trigate device having an extended metal gate electrode comprises a semiconductor body having a top surface and opposing sidewalls formed on a substrate, an isolation layer formed on the substrate and around the semiconductor body, wherein a portion of the semiconductor body remains exposed above the isolation layer, and a gate stack formed on the top surface and opposing sidewalls of the semiconductor body, wherein the gate stack extends a depth into the isolation layer, thereby causing a bottom surface of the gate stack to be below a top surface of the isolation layer.

摘要翻译： 具有延伸的金属栅电极的触发装置包括半导体本体，其具有形成在基板上的顶表面和相对的侧壁，形成在基板上并围绕半导体主体的隔离层，其中半导体主体的一部分保持暴露在隔离物的上方 层，以及形成在半导体主体的顶表面和相对侧壁上的栅极堆叠，其中栅极堆叠将深度延伸到隔离层中，从而使栅极堆叠的底表面在隔离层的顶表面下方 。

公开(公告)号：US20090242873A1

公开(公告)日：2009-10-01

申请号：US12058101

申请日：2008-03-28

申请人： Ravi Pillarisetty ,  Mantu K. Hudait ,  Marko Radosavljevic ,  Gilbert Dewey ,  Titash Rakshit ,  Robert S. Chau

发明人： Ravi Pillarisetty ,  Mantu K. Hudait ,  Marko Radosavljevic ,  Gilbert Dewey ,  Titash Rakshit ,  Robert S. Chau

IPC分类号： H01L29/12 ,  H01L21/338

CPC分类号： H01L29/7783 ,  H01L29/42316 ,  H01L29/7784

摘要： Semiconductor heterostructures to reduce short channel effects are generally described. In one example, an apparatus includes a semiconductor substrate, one or more buffer layers coupled to the semiconductor substrate, a first barrier layer coupled to the one or more buffer layers, a back gate layer coupled to the first barrier layer wherein the back gate layer includes a group III-V semiconductor material, a group II-VI semiconductor material, or combinations thereof, the back gate layer having a first bandgap, a second barrier layer coupled to the back gate layer wherein the second barrier layer includes a group III-V semiconductor material, a group II-VI semiconductor material, or combinations thereof, the second barrier layer having a second bandgap that is relatively larger than the first bandgap, and a quantum well channel coupled to the second barrier layer, the quantum well channel having a third bandgap that is relatively smaller than the second bandgap.

摘要翻译： 通常描述用于减少短通道效应的半导体异质结构。 在一个示例中，设备包括半导体衬底，耦合到半导体衬底的一个或多个缓冲层，耦合到一个或多个缓冲层的第一势垒层，耦合到第一阻挡层的背栅层，其中背栅层 包括III-V族半导体材料，II-VI族半导体材料或其组合，所述背栅层具有第一带隙，耦合到所述背栅层的第二阻挡层，其中所述第二阻挡层包括III- V族半导体材料，II-VI族半导体材料或其组合，所述第二阻挡层具有相对大于所述第一带隙的第二带隙，以及耦合到所述第二阻挡层的量子阱沟道，所述量子阱沟道具有 相对小于第二带隙的第三带隙。

公开(公告)号：US20090166742A1

公开(公告)日：2009-07-02

申请号：US11964623

申请日：2007-12-26

申请人： Ravi Pillarisetty ,  Uday Shah ,  Titash Rakshit ,  Jack T. Kavalieros ,  Brian S. Doyle

发明人： Ravi Pillarisetty ,  Uday Shah ,  Titash Rakshit ,  Jack T. Kavalieros ,  Brian S. Doyle

IPC分类号： H01L29/94 ,  H01L21/8234

CPC分类号： H01L29/785 ,  H01L29/66795

摘要： Reducing external resistance of a multi-gate device by incorporation of a partial metallic fin is generally described. In one example, an apparatus includes a semiconductor substrate and one or more fins of a multi-gate transistor device coupled with the semiconductor substrate, the one or more fins having a gate region, a source region, and a drain region, the gate region being disposed between the source and drain regions where the gate region of the one or more fins includes a semiconductor material and where the source and drain regions of the one or more fins include a metal portion and a semiconductor portion, the metal portion and the semiconductor portion being coupled together.

摘要翻译： 通常描述通过结合部分金属翅片来降低多栅极器件的外部电阻。 在一个示例中，设备包括半导体衬底和与半导体衬底耦合的多栅极晶体管器件的一个或多个鳍片，该一个或多个鳍片具有栅极区域，源极区域和漏极区域，栅极区域 设置在源极和漏极区域之间，其中一个或多个鳍片的栅极区域包括半导体材料，并且其中一个或多个鳍片的源极和漏极区域包括金属部分和半导体部分，金属部分和半导体 部分联接在一起。