公开(公告)号：US20070198805A1

公开(公告)日：2007-08-23

申请号：US11413430

申请日：2006-04-28

申请人： Richard Soja ,  William Moyer ,  Ray Marshall

发明人： Richard Soja ,  William Moyer ,  Ray Marshall

IPC分类号： G06F12/00

CPC分类号： G06F12/1027 ,  G06F12/0292

摘要： A method includes providing an effective address, providing an address space identifier which identifies a currently executing process, providing a mapping modifier to form a modified address space identifier where the mapping modifier is based on at least one external signal generated outside the processor, using the effective address and the modified address space identifier to form a logical address, and providing a physical address corresponding to the logical address. When the effective address has a first effective address value, the address space identifier has a first address space identifier value, and the mapping modifier has a first mapping value, the physical address has a first physical address value. When the effective address has the first effective address value, the address space identifier has the first address space identifier value, and the mapping modifier has a second mapping value, the physical address has a second physical address value.

摘要翻译： 一种方法包括提供有效地址，提供标识当前执行过程的地址空间标识符，提供映射修饰符以形成修改的地址空间标识符，其中映射修饰符基于在处理器外部生成的至少一个外部信号，使用 有效地址和修改的地址空间标识符以形成逻辑地址，并提供对应于逻辑地址的物理地址。 当有效地址具有第一有效地址值时，地址空间标识符具有第一地址空间标识符值，并且映射修饰符具有第一映射值，物理地址具有第一物理地址值。 当有效地址具有第一有效地址值时，地址空间标识符具有第一地址空间标识符值，并且映射修饰符具有第二映射值，物理地址具有第二物理地址值。

公开(公告)号：US20070255924A1

公开(公告)日：2007-11-01

申请号：US11413422

申请日：2006-04-28

申请人： William Moyer ,  Ray Marshall ,  Richard Soja

发明人： William Moyer ,  Ray Marshall ,  Richard Soja

IPC分类号： G06F12/00

CPC分类号： G06F12/1027

摘要： In a processor having an address translation table, a method includes providing a logical address and control signal. When the control signal has a first value, a first physical address is provided corresponding to the logical address, and when the control signal has a second value, a second physical address is provided. The first physical address and the second physical address are stored in at least one valid entry of the address translation table. In one case, the first physical address is stored in a first valid entry having a tag field which matches the logical address and the second physical address is stored in a second valid entry having a tag field which matches the logical address. Alternatively, the first physical address is stored in a first field of a first valid entry and the second physical address is stored in a second field of the first valid entry.

摘要翻译： 在具有地址转换表的处理器中，一种方法包括提供逻辑地址和控制信号。 当控制信号具有第一值时，对应于逻辑地址提供第一物理地址，并且当控制信号具有第二值时，提供第二物理地址。 第一物理地址和第二物理地址存储在地址转换表的至少一个有效条目中。 在一种情况下，第一物理地址存储在具有与逻辑地址匹配的标签字段的第一有效条目中，并且第二物理地址被存储在具有与逻辑地址匹配的标签字段的第二有效条目中。 或者，第一物理地址存储在第一有效条目的第一字段中，并且第二物理地址存储在第一有效条目的第二字段中。

公开(公告)号：US20060069830A1

公开(公告)日：2006-03-30

申请号：US10954809

申请日：2004-09-30

申请人： William Moyer ,  Jimmy Gumulja ,  Brett Murdock

发明人： William Moyer ,  Jimmy Gumulja ,  Brett Murdock

IPC分类号： G06F13/00

CPC分类号： G06F13/362

摘要： A bus master may selectively retract a currently pending access based on one or more characteristics of the currently pending access. In this manner, bus master may better control its access requests. The one or more characteristics may include, for example, type of access (e.g. read/write, instruction/data, burst/non-burst, etc.), sequence or order of accesses, address being accessed (e.g. which address range is being accessed or which device is beings accessed), the bus master requesting retraction (in an, e.g., multimaster system), or any combination thereof. A bus arbiter may also selectively retract currently pending access requests in favor of a subsequent access request based on one or more characteristics of the currently pending access request or the subsequent access request. These characteristics may include any of those listed above, priorities of the requesting masters (e.g. a priority delta between requesting masters), other attributes of the requesting masters, or any combination thereof.

摘要翻译： 总线主控器可以基于当前挂起的访问的一个或多个特征来选择性地撤回当前未决的访问。 以这种方式，总线主控可以更好地控制其访问请求。 一个或多个特征可以包括例如访问的类型（例如读/写，指令/数据，突发/非突发等），访问的顺序或顺序，被访问的地址（例如哪个地址范围是 访问的或哪个设备被访问），总线主机请求撤回（在例如多主机系统中）或其任何组合。 总线仲裁器还可以基于当前待决的访问请求或后续访问请求的一个或多个特征来选择性地撤回当前待决的访问请求，以有利于后续的访问请求。 这些特征可以包括上面列出的任何一个，请求主机的优先级（例如请求主机之间的优先级增量），请求主机的其他属性或其任何组合。

公开(公告)号：US20050193256A1

公开(公告)日：2005-09-01

申请号：US11099889

申请日：2005-04-06

申请人： William Moyer

发明人： William Moyer

IPC分类号： G06F11/00

CPC分类号： G06F11/349 ,  G06F11/3485 ,  G06F11/3636

摘要： A data processing system (10) has a debug module (26) that selectively generates one or more debug messages that are specific to a Direct Memory Access (DMA) controller device (16) in the system. A control register(70) enables which of the DMA debug messages are provided. The beginning and end of DMA transfer activity is provided including when minor loop iterations start and complete. Latency information indicating system latency between a channel request and actual initiation of the request for each DMA transfer may also be included in a debug message. One of the debug messages provides periodic status of a predetermined DMA channel under control of a control register (80). At least one of the debug messages implements a watchpoint function, such as indicating when a transfer starts or ends. The debug module may be centralized in the system or distributed among each of predetermined system units.

摘要翻译： 数据处理系统（10）具有调试模块（26），其选择性地生成系统中特定于直接存储器访问（DMA）控制器设备（16）的一个或多个调试消息。 控制寄存器（70）使得能够提供哪个DMA调试消息。 提供DMA传输活动的开始和结束，包括在次循环迭代开始和完成时。 指示信道请求与每个DMA传送的请求的实际启动之间的系统等待时间的延迟信息也可以被包括在调试消息中。 一个调试消息在控制寄存器（80）的控制下提供预定DMA通道的周期状态。 至少一个调试消息实现观察点功能，例如指示传输何时开始或结束。 调试模块可以集中在系统中或分布在每个预定系统单元之间。

公开(公告)号：US20050060455A1

公开(公告)日：2005-03-17

申请号：US10660845

申请日：2003-09-12

申请人： Brett Murdock ,  William Moyer

发明人： Brett Murdock ,  William Moyer

IPC分类号： G06F12/00 ,  G06F13/14 ,  G06F13/38 ,  G06F13/40

CPC分类号： G06F13/4031 ,  G06F13/4022

摘要： An arbitration control circuit (11) for arbitrating access to a slave device (4) by a plurality of master devices (2, 3) includes an undefined length burst (ULB) arbitration logic circuit (12). The ULB arbitration logic circuit (12) includes a counter (26) and a control register (24). The control register (24) stores a predetermined value. During a ULB access of the slave device (4), the counter (26) is loaded with the predetermined value and is decremented for each beat of the undefined length burst access. Arbitration access beats during the undefined length burst access.

摘要翻译： 用于仲裁由多个主设备（2,3）访问从设备（4）的仲裁控制电路（11）包括未定义的长度突发（ULB）仲裁逻辑电路（12）。 ULB仲裁逻辑电路（12）包括计数器（26）和控制寄存器（24）。 控制寄存器（24）存储预定值。 在从设备（4）的ULB接入期间，计数器（26）被加载预定值，并且对于未定义的长度突发存取的每个节拍而递减。 仲裁访问在未定义的长度突发访问期间跳动。

公开(公告)号：US20050055543A1

公开(公告)日：2005-03-10

申请号：US10657510

申请日：2003-09-05

申请人： William Moyer

发明人： William Moyer

IPC分类号： G06F9/44

CPC分类号： G06F9/30043 ,  G06F9/30014 ,  G06F9/30036 ,  G06F9/30069 ,  G06F9/30109 ,  G06F9/30112 ,  G06F9/30145 ,  G06F9/30181 ,  G06F9/30192 ,  G06F9/325 ,  G06F9/345 ,  G06F9/3455

摘要： Various load and store instructions may be used to transfer multiple vector elements between registers in a register file and memory. A cnt parameter may be used to indicate a total number of elements to be transferred to or from memory, and an rcnt parameter may be used to indicate a maximum number of vector elements that may be transferred to or from a single register within a register file. Also, the instructions may use a variety of different addressing modes. The memory element size may be specified independently from the register element size such that source and destination sizes may differ within an instruction. With some instructions, a vector stream may be initiated and conditionally enqueued or dequeued. Truncation or rounding fields may be provided such that source data elements may be truncated or rounded when transferred. Also, source data elements may be sign- or unsigned- extended when transferred.

摘要翻译： 可以使用各种加载和存储指令来在寄存器文件和存储器中的寄存器之间传送多个向量元素。 可以使用cnt参数来指示要传送到存储器或从存储器传送的元素的总数，并且可以使用rcnt参数来指示可以传送到寄存器文件中的单个寄存器的向量元素的最大数量 。 此外，指令可以使用各种不同的寻址模式。 可以独立于寄存器元件大小指定存储器元件大小，使得源和目标大小在指令内可能不同。 通过一些指令，可以启动向量流并有条件地排队或出队。 可以提供截断或舍入字段，使得源数据元素在被传送时可以被截断或舍入。 此外，源数据元素在传输时可以是符号或无符号扩展的。

公开(公告)号：US20050055534A1

公开(公告)日：2005-03-10

申请号：US10657593

申请日：2003-09-08

申请人： William Moyer

发明人： William Moyer

IPC分类号： G06F9/312 ,  G06F9/318 ,  G06F15/00

CPC分类号： G06F9/30043 ,  G06F9/30025 ,  G06F9/30036 ,  G06F9/30181 ,  G06F9/3455

摘要： Various load and store instructions may be used to transfer multiple vector elements between registers in a register file and memory. A cnt parameter may be used to indicate a total number of elements to be transferred to or from memory, and an rcnt parameter may be used to indicate a maximum number of vector elements that may be transferred to or from a single register within a register file. Also, the instructions may use a variety of different addressing modes. The memory element size may be specified independently from the register element size such that source and destination sizes may differ within an instruction. With some instructions, a vector stream may be initiated and conditionally enqueued or dequeued. Truncation or rounding fields may be provided such that source data elements may be truncated or rounded when transferred. Also, source data elements may be sign- or unsigned-extended when transferred.

摘要翻译： 可以使用各种加载和存储指令来在寄存器文件和存储器中的寄存器之间传送多个向量元素。 可以使用cnt参数来指示要传送到存储器或从存储器传送的元素的总数，并且可以使用rcnt参数来指示可以传送到寄存器文件中的单个寄存器的向量元素的最大数量 。 此外，指令可以使用各种不同的寻址模式。 可以独立于寄存器元件大小指定存储器元件大小，使得源和目标大小在指令内可能不同。 通过一些指令，可以启动向量流并有条件地排队或出队。 可以提供截断或舍入字段，使得源数据元素在被传送时可以被截断或舍入。 此外，源数据元素在传输时可以是符号或无符号扩展的。

公开(公告)号：US20050021911A1

公开(公告)日：2005-01-27

申请号：US10627559

申请日：2003-07-25

申请人： William Moyer ,  John Vaglica

发明人： William Moyer ,  John Vaglica

IPC分类号： G06F12/12 ,  G06F12/00

CPC分类号： G06F12/121 ,  G06F12/126 ,  Y02D10/13

摘要： In a multi-way cache, a method for selecting N ways available for replacement includes providing a plurality of rulesets where each one of the plurality of rulesets specifies N ways in the cache that are available for replacement (where N is equal to or greater than zero). The method further includes receiving an access address, and using at least a portion of the access address to select one of the plurality of rulesets. The selected one of the plurality of rulesets may then be used to select N ways in that cache that are available for replacement. One embodiment uses the high order bits of the access address to select a ruleset. An alternate embodiment uses at least a portion of the access address and a ruleset selector control register to select the ruleset. Yet another embodiment uses the access address and address range comparators to select the ruleset.

摘要翻译： 在多路缓存中，用于选择可用于替换的N种方式的方法包括提供多个规则集，其中多个规则集中的每一个规则集中的每一个在高速缓存中指定可用于替换的N个路径（其中N等于或大于 零）。 所述方法还包括接收访问地址，并且使用所述访问地址的至少一部分来选择所述多个规则集中的一个。 然后可以使用多个规则集中的所选择的一个来选择可用于替换的高速缓存中的N种方式。 一个实施例使用访问地址的高位来选择规则集。 替代实施例使用访问地址的至少一部分和规则集选择器控制寄存器来选择规则集。 另一个实施例使用访问地址和地址范围比较器来选择规则集。

公开(公告)号：US20070266207A1

公开(公告)日：2007-11-15

申请号：US11382903

申请日：2006-05-11

申请人： William Moyer

发明人： William Moyer

IPC分类号： G06F12/00

CPC分类号： G06F12/0864 ,  G06F12/126

摘要： A set associative cache includes a plurality of sets, where each set has a plurality of ways. The set associative cache has a plurality of replacement pointers where each set of the plurality of sets has a corresponding replacement pointer within the plurality of replacement pointers, and the corresponding replacement pointer indicates a way of the set. A cache command is provided which specifies a set of the plurality of sets and which specifies a replacement way value. In response to the cache command, a current way value of the replacement pointer corresponding to the specified set is replaced with the replacement way value. The cache may further include way locking control circuitry which indicates whether or not one or more ways is locked. By indicating a locked way with the replacement way value, a locked way can be overridden and thus be used for a subsequent cache line fill.

摘要翻译： 集合关联高速缓存包括多个集合，其中每个集合具有多个方式。 集合关联缓存具有多个替换指针，其中多个集合中的每个集合在多个替换指针之间具有对应的替换指针，并且相应的替换指针指示该集合的一种方式。 提供了缓存命令，其指定多个集合的集合并且指定替换方式值。 响应于缓存命令，与替换方式值替换与指定集合对应的替换指针的当前方式值。 高速缓存还可以包括方向锁定控制电路，其指示一个或多个方式是否被锁定。 通过用替代方式值指示锁定方式，锁定方式可以被覆盖，从而被用于后续的高速缓存行填充。

公开(公告)号：US20070150782A1

公开(公告)日：2007-06-28

申请号：US11624454

申请日：2007-01-18

申请人： William Moyer ,  William Bruce

发明人： William Moyer ,  William Bruce

IPC分类号： G01R31/28

CPC分类号： G01R31/318536 ,  G01R31/318555

摘要： In one embodiment, an integrated circuit which uses one or more re-useable modules may use a signature generated by a duplicate state machine or an unmodified state machine to select, control, or otherwise affect a resource on the integrated circuit, where affecting the resource was not part of the original design and state diagram of the unmodified state machine. In one embodiment, a method and apparatus is provided for dynamically reconfiguring a plurality of test circuits in re-useable modules on an IC without modifying the controller state machine in the re-usable module.

摘要翻译： 在一个实施例中，使用一个或多个可重复使用的模块的集成电路可以使用由重复状态机或未修改状态机生成的签名来选择，控制或以其他方式影响集成电路上的资源，影响资源 不是未修改状态机的原始设计和状态图的一部分。 在一个实施例中，提供了一种方法和装置，用于在IC上重复使用可重复使用的模块中的多个测试电路，而无需修改可再使用模块中的控制器状态机。