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    Fine brightness control in panels or screens with pixels
    5.
    发明授权
    Fine brightness control in panels or screens with pixels 有权
    具有像素的面板或屏幕中的亮度控制

    公开(公告)号：US08379063B2

    公开(公告)日：2013-02-19

    申请号：US13007505

    申请日：2011-01-14

    申请人： Anand Budni ,  Donald A. Krall

    发明人： Anand Budni ,  Donald A. Krall

    IPC分类号： G09G5/10

    CPC分类号： G09G3/2044 ,  G09G3/02 ,  G09G3/2011 ,  G09G3/2014 ,  G09G3/2051 ,  G09G3/3208 ,  G09G3/3275 ,  G09G2310/027 ,  G09G2320/0233 ,  G09G2320/0276

    摘要： Techniques and devices use panels or screens with pixels for display or illumination applications to achieve dithered pixel brightness beyond pixel brightness levels set by a digital to analog conversion (DAC) circuit module with a preset DAC resolution between two adjacent DAC levels. In one implementation, when a pixel is to be dictated by a digital pixel signal to operate within an unstable brightness region, a control mechanism is provided to control the DAC circuit module to operate the pixel in the block at a DAC level below the unstable brightness region or at a different DAC level above the respective unstable brightness region, to achieve a perceived brightness level within the respective unstable brightness region.

    摘要翻译： 技术和设备使用具有用于显示器或照明应用的像素的面板或屏幕，以实现由具有在两个相邻DAC电平之间的预设DAC分辨率的数模转换（DAC）电路模块设置的像素亮度级之外的抖动像素亮度。 在一个实现中，当像素由数字像素信号指示以在不稳定的亮度区域内操作时，提供控制机制以控制DAC电路模块以在低于不稳定亮度的DAC电平下操作块中的像素 或者在相应的不稳定亮度区域之上的不同DAC电平处，以实现各个不稳定亮度区域内的感知亮度水平。

    FINE BRIGHTNESS CONTROL IN PANELS OR SCREENS WITH PIXELS
    6.
    发明申请
    FINE BRIGHTNESS CONTROL IN PANELS OR SCREENS WITH PIXELS 有权
    精细亮度控制在面板或屏幕与像素

    公开(公告)号：US20120169777A1

    公开(公告)日：2012-07-05

    申请号：US13007505

    申请日：2011-01-14

    申请人： Anand Budni ,  Donald A. Krall

    发明人： Anand Budni ,  Donald A. Krall

    IPC分类号： G09G5/10

    CPC分类号： G09G3/2044 ,  G09G3/02 ,  G09G3/2011 ,  G09G3/2014 ,  G09G3/2051 ,  G09G3/3208 ,  G09G3/3275 ,  G09G2310/027 ,  G09G2320/0233 ,  G09G2320/0276

    摘要： Techniques and devices use panels or screens with pixels for display or illumination applications to achieve dithered pixel brightness beyond pixel brightness levels set by a digital to analog conversion (DAC) circuit module with a preset DAC resolution between two adjacent DAC levels. In one implementation, when a pixel is to be dictated by a digital pixel signal to operate within an unstable brightness region, a control mechanism is provided to control the DAC circuit module to operate the pixel in the block at a DAC level below the unstable brightness region or at a different DAC level above the respective unstable brightness region, to achieve a perceived brightness level within the respective unstable brightness region.

    摘要翻译： 技术和设备使用具有用于显示器或照明应用的像素的面板或屏幕，以实现由具有在两个相邻DAC电平之间的预设DAC分辨率的数模转换（DAC）电路模块设置的像素亮度级之外的抖动像素亮度。 在一个实现中，当像素由数字像素信号指示以在不稳定的亮度区域内操作时，提供控制机制以控制DAC电路模块以在低于不稳定亮度的DAC电平下操作块中的像素 或者在相应的不稳定亮度区域之上的不同DAC电平处，以实现各个不稳定亮度区域内的感知亮度水平。

    Clock distribution architecture and method for high speed CPLDs
    7.
    发明授权
    Clock distribution architecture and method for high speed CPLDs 失效
    用于高速CPLD的时钟分配架构和方法

    公开(公告)号：US5821794A

    公开(公告)日：1998-10-13

    申请号：US626043

    申请日：1996-04-01

    申请人： Hagop Nazarian ,  Donald A. Krall ,  S. Babar Raza

    发明人： Hagop Nazarian ,  Donald A. Krall ,  S. Babar Raza

    IPC分类号： H03K19/177 ,  H03K1/04

    CPC分类号： H03K19/1774

    摘要： The present invention provides a clocking circuit allowing individual macrocells in a particular macrocell block of a CPLD to use different polarities of the same clock. The input clock pin can now drive all the macrocells directly, which can eliminate additional buffering states and improve the clock to out timing, Tco, by (for example) 300 ps. The clocks are presented directly to the clock selection multiplexers for each macrocell. Additional functioning may be realized by implementing additional configuration bits inside the clocking architecture.

    摘要翻译： 本发明提供了一种时钟电路，其允许CPLD的特定宏小区块中的各个宏小区使用相同时钟的不同极性。 输入时钟引脚现在可以直接驱动所有宏单元，这可以消除额外的缓冲状态，并通过（例如）300 ps将时钟转换为时序Tco。 时钟直接显示给每个宏单元的时钟选择多路复用器。 额外的功能可以通过在时钟架构内实现附加配置位来实现。

    Design architecture for a parallel and serial programming interface
    8.
    发明授权
    Design architecture for a parallel and serial programming interface 失效
    并行和串行编程接口的设计架构

    公开(公告)号：US06510487B1

    公开(公告)日：2003-01-21

    申请号：US08592868

    申请日：1996-01-24

    申请人： S. Babar Raza ,  Anita X. Meng ,  Donald A. Krall ,  Khaldoon S. Abugharbieh ,  Roger J. Bettman

    发明人： S. Babar Raza ,  Anita X. Meng ,  Donald A. Krall ,  Khaldoon S. Abugharbieh ,  Roger J. Bettman

    IPC分类号： G06F1300

    CPC分类号： H03K19/17776 ,  H03K19/17744 ,  H03K19/17748

    摘要： The present invention provides an integrated parallel and serial programming interface that can be selected between either a parallel programming mode or a serial programming mode. The present invention provides a control logic circuit for selecting between the parallel and serial modes. The present invention also includes a parallel and serial detection circuit. The control logic sends a signal to an interface circuit that selects between a serial programming mode and a parallel programming mode based on the outputs of the parallel and serial detection circuits.

    摘要翻译： 本发明提供了可以在并行编程模式或串行编程模式之间选择的集成并行和串行编程接口。 本发明提供一种用于在并行和串行模式之间进行选择的控制逻辑电路。 本发明还包括并行和串行检测电路。 控制逻辑基于并行和串行检测电路的输出，向串行编程模式和并行编程模式之间的接口电路发送信号。