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    Apparatus and methods for safe-mode delta-sigma modulators
    1.
    发明授权
    Apparatus and methods for safe-mode delta-sigma modulators 有权
    安全模式delta-sigma调制器的装置和方法

    公开(公告)号：US07701372B1

    公开(公告)日：2010-04-20

    申请号：US12145965

    申请日：2008-06-25

    申请人： Ruoxin Jiang ,  Xiaodong Wang ,  Gregory Uehara

    发明人： Ruoxin Jiang ,  Xiaodong Wang ,  Gregory Uehara

    IPC分类号： H03M3/00

    CPC分类号： H03M3/44 ,  H03M3/424 ,  H03M3/454

    摘要： A delta-sigma modulator includes two integrators. One of the two integrators is lossy. The lossy integrator may be a continuous-time integrator, or a discrete-time integrator. Use of the lossy integrator maintains stability of the delta-sigma converter over a relatively wide range of input signals.

    摘要翻译： Δ-Σ调制器包括两个积分器。 两个集成商之一是有损的。 有损积分器可以是连续时间积分器或离散时间积分器。 使用有损积分器可在相对宽的输入信号范围内维持delta-sigma转换器的稳定性。

    Dual carrier amplifier circuits and methods
    4.
    发明授权
    Dual carrier amplifier circuits and methods 有权
    双载波放大器电路及方法

    公开(公告)号：US08483645B2

    公开(公告)日：2013-07-09

    申请号：US13038778

    申请日：2011-03-02

    申请人： Gregory Uehara ,  Xiaohua Fan

    发明人： Gregory Uehara ,  Xiaohua Fan

    IPC分类号： H04B1/26

    CPC分类号： H03H11/0461 ,  H03F1/223 ,  H03F3/45076 ,  H03F3/72 ,  H03F2200/222 ,  H03F2200/294 ,  H03F2200/414 ,  H03F2200/429 ,  H03F2200/451 ,  H03F2203/45352 ,  H03F2203/45366 ,  H03F2203/45394 ,  H03F2203/45464 ,  H03F2203/7209 ,  H03F2203/7236

    摘要： A circuit includes first and second transconductance stages each having an input to receive a signal, and a current combiner circuit coupled to outputs of the first and second transconductance stages. The current combiner circuit forms a path from the first transconductance stage to (i) one of a plurality of output paths or (ii) multiple output paths of the output paths. The current combiner circuit severs the second transconductance stage from the output paths when the first transconductance stage forms a path to one of the output paths. The current combiner circuit forms a path from the second transconductance stage to the multiple output paths when the first transconductance stage forms a path to the multiple output paths. The current combiner circuit couples current from the first transconductance stage to (i) a first output path or a second output path or (ii) both the first and second output paths.

    摘要翻译： 电路包括每个具有用于接收信号的输入的第一和第二跨导级以及耦合到第一和第二跨导级的输出的电流组合器电路。 当前组合器电路形成从第一跨导级到（i）多条输出路径中的一条或（ii）输出路径的多个输出路径的路径。 当第一跨导级形成到一条输出路径的路径时，当前的组合器电路从输出路径切断第二跨导级。 当第一跨导级形成到多个输出路径的路径时，当前组合器电路形成从第二跨导级到多输出路径的路径。 当前组合器电路将来自第一跨导级的电流耦合到（i）第一输出路径或第二输出路径，或者（ii）第一和第二输出路径两者。

    False lock detection mechanism for use in a delay locked loop circuit
    5.
    发明申请
    False lock detection mechanism for use in a delay locked loop circuit 失效
    用于延迟锁定环路电路的假锁定检测机制

    公开(公告)号：US20070057708A1

    公开(公告)日：2007-03-15

    申请号：US11226687

    申请日：2005-09-14

    申请人： Gregory Uehara ,  Ravikanth Suravarapu

    发明人： Gregory Uehara ,  Ravikanth Suravarapu

    IPC分类号： H03L7/06

    CPC分类号： H03L7/0812 ,  H03L7/0891

    摘要： The delay locked loop circuit includes a charge pump circuit that may charge and discharge in response to an assertion of an up signal and a down signal, respectively. The delay locked loop circuit also includes a detection circuit that may assert the up signal indicating an occurrence of a transition of a first clock signal and may assert the down signal indicating an occurrence of a transition of a second clock signal. The delay locked loop circuit further includes a delay circuit that may provide a plurality of delayed clock signals and an additional delayed clock signal, each corresponding to a delayed version of the first clock signal. Further, a false lock circuit may provide a reset signal to the detection circuit dependent upon whether a predetermined number of successive clock edges associated with the delayed clock signals occur within a given clock cycle of the first clock signal.

    摘要翻译： 延迟锁定环电路包括电荷泵电路，其可以分别响应于上升信号和下降信号的断言而充电和放电。 延迟锁定环电路还包括检测电路，其可以断言指示第一时钟信号的转变的发生的上行信号，并且可以断言指示出现第二时钟信号的转变的向下信号。 延迟锁定环电路还包括延迟电路，其可以提供多个延迟的时钟信号和附加的延迟的时钟信号，每个对应于第一时钟信号的延迟版本。 此外，错误锁定电路可以根据在第一时钟信号的给定时钟周期内是否发生与延迟的时钟信号相关联的预定数量的连续时钟边沿，向检测电路提供复位信号。

    Frequency and Q-factor tunable filters using frequency translatable impedance structures
    6.
    发明授权
    Frequency and Q-factor tunable filters using frequency translatable impedance structures 有权
    频率和Q因子可调滤波器使用频率可调阻抗结构

    公开(公告)号：US08565349B2

    公开(公告)日：2013-10-22

    申请号：US13412753

    申请日：2012-03-06

    申请人： Brian Brunn ,  Gregory Uehara ,  Sehat Sutardja

    发明人： Brian Brunn ,  Gregory Uehara ,  Sehat Sutardja

    IPC分类号： H04L27/00

    CPC分类号： H04B1/109 ,  H04B1/1036

    摘要： A system includes an input node, a frequency translatable impedance (FTI) filter, and a radio frequency (RF) downconverter module. The input receives an input signal having first and second components. The FTI filter filters the second components. The RF downconverter module receives the first components and downconverts the first components. Both the FTI filter and the RF downconverter module communicate with the input node.

    摘要翻译： 系统包括输入节点，频率可转换阻抗（FTI）滤波器和射频（RF）下变频器模块）。 输入接收具有第一和第二分量的输入信号。 FTI过滤器过滤第二个组件。 RF下变频器模块接收第一组件并对第一组件进行下变频。 FTI滤波器和RF下变频器模块都与输入节点通信。

    Push-pull low-noise amplifier with area-efficient implementation
    7.
    发明授权
    Push-pull low-noise amplifier with area-efficient implementation 有权
    推挽低噪声放大器，实现区域高效

    公开(公告)号：US08346179B2

    公开(公告)日：2013-01-01

    申请号：US12772654

    申请日：2010-05-03

    申请人： Brian Brunn ,  Sehat Sutardja ,  Xiaohua Fan ,  Gregory Uehara

    发明人： Brian Brunn ,  Sehat Sutardja ,  Xiaohua Fan ,  Gregory Uehara

    IPC分类号： H04B1/38

    CPC分类号： H03F3/3001 ,  H03F3/45188

    摘要： An amplifier integrated circuit (IC) includes a push-pull configuration including a push stage and a pull stage. A first loop of wire is configured to form a first degeneration inductance of the push stage. A second loop of wire is configured to form a first degeneration inductance of the pull stage. The first and second loops are concentric.

    摘要翻译： 放大器集成电路（IC）包括包括推进级和拉动级的推挽配置。 导线的第一回路被配置成形成推进级的第一退化电感。 电线的第二回路被配置成形成拉阶段的第一退化电感。 第一和第二环是同心的。

    Frequency and Q-Factor Tunable Filters Using Frequency Translatable Impedance Structures
    8.
    发明申请
    Frequency and Q-Factor Tunable Filters Using Frequency Translatable Impedance Structures 有权
    频率和Q因子可调滤波器使用频率可逆阻抗结构

    公开(公告)号：US20120170617A1

    公开(公告)日：2012-07-05

    申请号：US13412753

    申请日：2012-03-06

    申请人： Brian Brunn ,  Gregory Uehara ,  Sehat Sutardja

    发明人： Brian Brunn ,  Gregory Uehara ,  Sehat Sutardja

    IPC分类号： H04B1/707

    CPC分类号： H04B1/109 ,  H04B1/1036

    摘要： A system includes an input node, a frequency translatable impedance (FTI) filter, and a radio frequency (RF) downconverter module. The input receives an input signal having first and second components. The FTI filter filters the second components. The RF downconverter module receives the first components and downconverts the first components. Both the FTI filter and the RF downconverter module communicate with the input node.

    摘要翻译： 系统包括输入节点，频率可转换阻抗（FTI）滤波器和射频（RF）下变频器模块）。 输入接收具有第一和第二分量的输入信号。 FTI过滤器过滤第二个组件。 RF下变频器模块接收第一组件并对第一组件进行下变频。 FTI滤波器和RF下变频器模块都与输入节点通信。

    Frequency and Q-factor tunable filters using frequency translatable impedance structures
    9.
    发明授权
    Frequency and Q-factor tunable filters using frequency translatable impedance structures 有权
    频率和Q因子可调滤波器使用频率可调阻抗结构

    公开(公告)号：US08130872B2

    公开(公告)日：2012-03-06

    申请号：US12018933

    申请日：2008-01-24

    申请人： Brian Brunn ,  Gregory Uehara ,  Sehat Sutardja

    发明人： Brian Brunn ,  Gregory Uehara ,  Sehat Sutardja

    IPC分类号： H04B1/10

    CPC分类号： H04B1/109 ,  H04B1/1036

    摘要： A system includes an input node, a frequency translatable impedance (FTI) filter, and a radio frequency (RF) downconverter module. The input receives an input signal having first and second components. The FTI filter filters the second components. The RF downconverter module receives the first components and downconverts the first components. Both the FTI filter and the RF downconverter module communicate with the input node.

    摘要翻译： 系统包括输入节点，频率可转换阻抗（FTI）滤波器和射频（RF）下变频器模块）。 输入接收具有第一和第二分量的输入信号。 FTI过滤器过滤第二个组件。 RF下变频器模块接收第一组件并对第一组件进行下变频。 FTI滤波器和RF下变频器模块都与输入节点通信。

    Modular Frequency Divider and Mixer Configuration
    10.
    发明申请
    Modular Frequency Divider and Mixer Configuration 有权
    模块化分频器和混频器配置

    公开(公告)号：US20120027121A1

    公开(公告)日：2012-02-02

    申请号：US13194089

    申请日：2011-07-29

    申请人： Danilo Gerna ,  Stefano Dal Toso ,  Gregory Uehara

    发明人： Danilo Gerna ,  Stefano Dal Toso ,  Gregory Uehara

    IPC分类号： H04L27/00 ,  G06G7/16

    CPC分类号： H04B1/0483 ,  H03B19/00 ,  H03K23/667 ,  H03L7/18 ,  H04B2001/0491

    摘要： A system including a first frequency divider, a plurality of second frequency dividers, and a control module. The first frequency divider includes a first plurality of components and is configured to divide an input frequency of an input signal to generate a first signal having a first frequency and a first phase. Each of the plurality of second frequency dividers includes a second plurality of components and is configured to divide the input frequency of the input signal to generate a second signal having the first frequency and a second phase. The control module is configured to connect the second plurality of components of one of the second frequency dividers to the first plurality of components of the first frequency divider.

    摘要翻译： 一种包括第一分频器，多个第二分频器和控制模块的系统。 第一分频器包括第一多个分量，并且被配置为分割输入信号的输入频率以产生具有第一频率和第一相位的第一信号。 多个第二分频器中的每一个包括第二多个分量，并且被配置为分割输入信号的输入频率以产生具有第一频率和第二相位的第二信号。 控制模块被配置为将第二分频器之一的第二多个分量连接到第一分频器的第一多个分量。