公开(公告)号：US07852692B2

公开(公告)日：2010-12-14

申请号：US12164755

申请日：2008-06-30

申请人： Shayan Zhang ,  Jack M. Higman ,  Michael D. Snyder

发明人： Shayan Zhang ,  Jack M. Higman ,  Michael D. Snyder

IPC分类号： G11C29/00

CPC分类号： G11C29/02 ,  G11C29/026 ,  G11C29/028 ,  G11C29/50 ,  G11C29/50012

摘要： Test circuitry for determining whether a memory can operate at a lower operating voltage. The test circuitry includes a sense circuit having a delayed sensing characteristic as compared to other sense amplifier circuits of the memory. With this circuitry, the test circuitry can determine if the sense circuit can provide valid data under more severe sensing conditions. In one example, the sense circuit includes a delay circuit in the sense enable signal path. If sense circuit can provide data at more server operating conditions, then the memory operating voltage can be lowered.

摘要翻译： 用于确定存储器是否能够在较低工作电压下工作的测试电路。 测试电路包括与存储器的其它读出放大器电路相比具有延迟的感测特性的感测电路。 使用该电路，测试电路可以确定感测电路是否可以在更严重的感测条件下提供有效的数据。 在一个示例中，感测电路在感测使能信号路径中包括延迟电路。 如果感测电路可以在更多的服务器操作条件下提供数据，则可以降低存储器工作电压。

公开(公告)号：US20100246298A1

公开(公告)日：2010-09-30

申请号：US12414761

申请日：2009-03-31

申请人： Shayan Zhang ,  Troy L. Cooper ,  Jack M. Higman ,  Prashant U. Kenkare ,  Andrew C. Russell

发明人： Shayan Zhang ,  Troy L. Cooper ,  Jack M. Higman ,  Prashant U. Kenkare ,  Andrew C. Russell

IPC分类号： G11C29/00 ,  G11C5/14

CPC分类号： G11C5/147 ,  G11C11/41 ,  G11C29/02 ,  G11C29/021 ,  G11C29/028 ,  G11C29/24 ,  G11C29/50

摘要： A memory and method for access the memory are provided. A first test is used to test memory elements to determine a lowest power supply voltage at which all the memory elements will operate to determine a weak memory element. Redundancy is used to substitute a redundant memory element for the weak memory element. The weak memory element is designated as a test element. In response to receiving a request to change a power supply voltage provided to the memory elements, a second test is used to test the test element to determine if the test element will function correctly at a new power supply voltage. If the test element passes the second test, the memory elements are accessed at the new power supply voltage. If the test element fails the second test, the memory elements are accessed using an access assist operation.

摘要翻译： 提供了一种用于访问存储器的存储器和方法。 第一个测试用于测试存储器元件以确定最低电源电压，在该最低电源电压下，所有存储器元件将在该最低电源电压下操作以确定弱存储器元件。 冗余用于替代冗余存储器元件作为弱存储元件。 弱记忆元素被指定为测试元素。 响应于接收到更改提供给存储器元件的电源电压的请求，使用第二测试来测试测试元件以确定测试元件是否将在新的电源电压下正常工作。 如果测试元件通过第二次测试，则以新的电源电压访问存储器元件。 如果测试元件在第二次测试中失败，则使用访问辅助操作访问存储器元件。

公开(公告)号：US08315117B2

公开(公告)日：2012-11-20

申请号：US12414761

申请日：2009-03-31

申请人： Shayan Zhang ,  Troy L. Cooper ,  Jack M. Higman ,  Prashant U. Kenkare ,  Andrew C. Russell

发明人： Shayan Zhang ,  Troy L. Cooper ,  Jack M. Higman ,  Prashant U. Kenkare ,  Andrew C. Russell

IPC分类号： G11C29/00

CPC分类号： G11C5/147 ,  G11C11/41 ,  G11C29/02 ,  G11C29/021 ,  G11C29/028 ,  G11C29/24 ,  G11C29/50

摘要： A memory and method for access the memory are provided. A first test is used to test memory elements to determine a lowest power supply voltage at which all the memory elements will operate to determine a weak memory element. Redundancy is used to substitute a redundant memory element for the weak memory element. The weak memory element is designated as a test element. In response to receiving a request to change a power supply voltage provided to the memory elements, a second test is used to test the test element to determine if the test element will function correctly at a new power supply voltage. If the test element passes the second test, the memory elements are accessed at the new power supply voltage. If the test element fails the second test, the memory elements are accessed using an access assist operation.

摘要翻译： 提供了一种用于访问存储器的存储器和方法。 第一个测试用于测试存储器元件以确定最低电源电压，在该最低电源电压下，所有存储器元件将在该最低电源电压下操作以确定弱存储器元件。 冗余用于替代冗余存储器元件作为弱存储元件。 弱记忆元素被指定为测试元素。 响应于接收到更改提供给存储器元件的电源电压的请求，使用第二测试来测试测试元件以确定测试元件是否将在新的电源电压下正常工作。 如果测试元件通过第二次测试，则以新的电源电压访问存储器元件。 如果测试元件在第二次测试中失败，则使用访问辅助操作访问存储器元件。

公开(公告)号：US20100302837A1

公开(公告)日：2010-12-02

申请号：US12474078

申请日：2009-05-28

申请人： Shayan Zhang ,  Jack M. Higman ,  Prashant U. Kenkare ,  Pelley H. Perry ,  Andrew C. Russell

发明人： Shayan Zhang ,  Jack M. Higman ,  Prashant U. Kenkare ,  Pelley H. Perry ,  Andrew C. Russell

IPC分类号： G11C11/00 ,  G11C7/00 ,  G11C7/06

CPC分类号： G11C11/413 ,  G11C7/106 ,  G11C7/12

摘要： A memory has a first bit line, a second bit line, and a word line. A memory cell is coupled to the word line and the first and second bit lines. A sense amplifier has a first input, a second input, a first output, and a second output. A pair of coupling transistors includes a first transistor and a second transistor. In one embodiment, the first transistor is coupled between the first bit line and the first input of the sense amplifier and the second transistor is coupled between the second bit line and the second input of the sense amplifier. A write back circuit is coupled to an output of the sense amplifier. The write back circuit writes back to the memory cell a value read from the memory cell during a read cycle.

摘要翻译： 存储器具有第一位线，第二位线和字线。 存储单元耦合到字线和第一和第二位线。 读出放大器具有第一输入，第二输入，第一输出和第二输出。 一对耦合晶体管包括第一晶体管和第二晶体管。 在一个实施例中，第一晶体管耦合在第一位线和读出放大器的第一输入端之间，第二晶体管耦合在第二位线和读出放大器的第二输入端之间。 写回电路耦合到读出放大器的输出端。 写回电路在读周期期间将从存储单元读取的值写回到存储器单元。

公开(公告)号：US08009489B2

公开(公告)日：2011-08-30

申请号：US12474078

申请日：2009-05-28

申请人： Shayan Zhang ,  Jack M. Higman ,  Prashant U. Kenkare ,  Pelley H. Perry ,  Andrew C. Russell

发明人： Shayan Zhang ,  Jack M. Higman ,  Prashant U. Kenkare ,  Pelley H. Perry ,  Andrew C. Russell

IPC分类号： G11C7/00 ,  G11C7/02

CPC分类号： G11C11/413 ,  G11C7/106 ,  G11C7/12

摘要： A memory has a first bit line, a second bit line, and a word line. A memory cell is coupled to the word line and the first and second bit lines. A sense amplifier has a first input, a second input, a first output, and a second output. A pair of coupling transistors includes a first transistor and a second transistor. In one embodiment, the first transistor is coupled between the first bit line and the first input of the sense amplifier and the second transistor is coupled between the second bit line and the second input of the sense amplifier. A write back circuit is coupled to an output of the sense amplifier. The write back circuit writes back to the memory cell a value read from the memory cell during a read cycle.

摘要翻译： 存储器具有第一位线，第二位线和字线。 存储单元耦合到字线和第一和第二位线。 读出放大器具有第一输入，第二输入，第一输出和第二输出。 一对耦合晶体管包括第一晶体管和第二晶体管。 在一个实施例中，第一晶体管耦合在第一位线和读出放大器的第一输入端之间，第二晶体管耦合在第二位线和读出放大器的第二输入端之间。 写回电路耦合到读出放大器的输出端。 写回电路在读周期期间将从存储单元读取的值写回到存储器单元。

公开(公告)号：US20100191990A1

公开(公告)日：2010-07-29

申请号：US12360656

申请日：2009-01-27

申请人： Shayan Zhang ,  James D. Burnett ,  Prashant U. Kenkare ,  Hema Ramamurthy ,  Andrew C. Russell ,  Michael D. Snyder

发明人： Shayan Zhang ,  James D. Burnett ,  Prashant U. Kenkare ,  Hema Ramamurthy ,  Andrew C. Russell ,  Michael D. Snyder

IPC分类号： G06F1/32 ,  G06F1/26 ,  G06F12/08

CPC分类号： G06F12/0864 ,  G06F2212/1028 ,  G11C7/04 ,  G11C2207/2245 ,  Y02D10/13

摘要： A memory has bits that fail as power supply voltage is reduced to reduce power and/or increase endurance. The bits become properly functional when the power supply voltage is increased back to its original value. With the reduced voltage, portions of the memory that include non-functional bits are not used. Much of the memory may remain functional and use is retained. When the voltage is increased, the portions of the memory that were not used because of being non-functional due to the reduced power supply voltage may then be used again. This is particularly useful in a cache where the decrease in available memory due to power supply voltage reduction can be implemented as a reduction in the number of ways. Thus, for example an eight way cache can simply be reduced to a four way cache when the power is being reduced or endurance increased.

摘要翻译： 当存储器的电源电压降低以降低功率和/或增加耐久性时，存储器就会失败。 当电源电压升高到原始值时，这些位变得正常工作。 随着电压降低，不使用包含非功能位的存储器部分。 许多内存可能保持功能，并保留使用。 当电压增加时，因为由于电源电压降低而不被使用的存储器部分可以被再次使用。 这在缓存中特别有用，其中由于电源电压降低引起的可用存储器的减少可以被实现为方式数量的减少。 因此，例如，当功率降低或耐力增加时，八路缓存可以简单地简化为四路高速缓存。

公开(公告)号：US07688656B2

公开(公告)日：2010-03-30

申请号：US11875997

申请日：2007-10-22

申请人： Shayan Zhang ,  Hema Ramamurthy ,  Zheng Xu ,  Michael D. Snyder

发明人： Shayan Zhang ,  Hema Ramamurthy ,  Zheng Xu ,  Michael D. Snyder

IPC分类号： G11C29/00

CPC分类号： G11C29/02 ,  G11C11/41 ,  G11C29/026 ,  G11C29/028 ,  G11C2029/0409

摘要： A method for dynamically controlling sense amplifier differential margin of a memory during operation, in an integrated circuit, including a plurality of addressable units, is provided. The method includes setting the sense amplifier differential margin corresponding to the plurality of addressable units to a first value. The method further includes if a read data error occurs when data is read from a set of the plurality of addressable units, then setting the sense amplifier differential margin corresponding to the plurality of addressable units to a second value, wherein the second value is greater than the first value.

摘要翻译： 提供了一种用于在包括多个可寻址单元的集成电路中在操作期间动态地控制存储器的读出放大器差分裕度的方法。 该方法包括将与多个可寻址单元相对应的读出放大器差分裕度设置为第一值。 该方法还包括如果当从多个可寻址单元的集合读取数据时发生读取数据错误，则将与多个可寻址单元相对应的读出放大器差分裕度设置为第二值，其中第二值大于 第一个值。

公开(公告)号：US08156357B2

公开(公告)日：2012-04-10

申请号：US12360656

申请日：2009-01-27

申请人： Shayan Zhang ,  James D. Burnett ,  Prashant U. Kenkare ,  Hema Ramamurthy ,  Andrew C. Russell ,  Michael D. Snyder

发明人： Shayan Zhang ,  James D. Burnett ,  Prashant U. Kenkare ,  Hema Ramamurthy ,  Andrew C. Russell ,  Michael D. Snyder

IPC分类号： G06F1/32

CPC分类号： G06F12/0864 ,  G06F2212/1028 ,  G11C7/04 ,  G11C2207/2245 ,  Y02D10/13

摘要： A memory has bits that fail as power supply voltage is reduced to reduce power and/or increase endurance. The bits become properly functional when the power supply voltage is increased back to its original value. With the reduced voltage, portions of the memory that include non-functional bits are not used. Much of the memory may remain functional and use is retained. When the voltage is increased, the portions of the memory that were not used because of being non-functional due to the reduced power supply voltage may then be used again. This is particularly useful in a cache where the decrease in available memory due to power supply voltage reduction can be implemented as a reduction in the number of ways. Thus, for example an eight way cache can simply be reduced to a four way cache when the power is being reduced or endurance increased.

摘要翻译： 当存储器的电源电压降低以降低功率和/或增加耐久性时，存储器就会失败。 当电源电压升高到原始值时，这些位变得正常工作。 随着电压降低，不使用包含非功能位的存储器部分。 许多内存可能保持功能，并保留使用。 当电压增加时，因为由于电源电压降低而不被使用的存储器部分可以被再次使用。 这在缓存中特别有用，其中由于电源电压降低引起的可用存储器的减少可以被实现为方式数量的减少。 因此，例如，当功率降低或耐力增加时，八路缓存可以简单地简化为四路高速缓存。

公开(公告)号：US20100246297A1

公开(公告)日：2010-09-30

申请号：US12414758

申请日：2009-03-31

申请人： Shayan Zhang ,  James D. Burnett ,  Kent P. Fancher ,  Andrew C. Russell ,  Michael D. Snyder

发明人： Shayan Zhang ,  James D. Burnett ,  Kent P. Fancher ,  Andrew C. Russell ,  Michael D. Snyder

IPC分类号： G11C29/00 ,  G11C5/14

CPC分类号： G11C29/24 ,  G11C5/147 ,  G11C11/41 ,  G11C29/02 ,  G11C29/021 ,  G11C29/028 ,  G11C29/50 ,  G11C29/83

摘要： A memory system has a first memory having an array of memory cells that includes a redundant column. The redundant column substitutes for a first column in the array. The first column includes a test memory cell. The array receives a power supply voltage. The test memory cell becomes non-functional at a higher power supply voltage than the memory cells of the array. A memory controller is coupled to the first memory and is for determining if the test memory cell is functional at a first value for the power supply voltage. This is useful in making decisions concerning the value of the power supply voltage applied to the array.

摘要翻译： 存储器系统具有包括冗余列的存储器单元阵列的第一存储器。 冗余列替代数组中的第一列。 第一列包括测试存储单元。 阵列接收电源电压。 测试存储单元在比阵列的存储单元更高的电源电压下变得不起作用。 存储器控制器耦合到第一存储器，并且用于确定测试存储器单元是否以电源电压的第一值起作用。 这对于对应用于阵列的电源电压的值做出决定是有用的。

公开(公告)号：US08531899B2

公开(公告)日：2013-09-10

申请号：US13613630

申请日：2012-09-13

申请人： Shayan Zhang ,  James D. Burnett ,  Kent P. Fancher ,  Andrew C. Russell ,  Michael D. Snyder

发明人： Shayan Zhang ,  James D. Burnett ,  Kent P. Fancher ,  Andrew C. Russell ,  Michael D. Snyder

IPC分类号： G11C7/00

CPC分类号： G11C29/24 ,  G11C5/147 ,  G11C11/41 ,  G11C29/02 ,  G11C29/021 ,  G11C29/028 ,  G11C29/50 ,  G11C29/83

摘要： A memory system has a first memory having an array of memory cells that includes a redundant column. The redundant column substitutes for a first column in the array. The first column includes a test memory cell. The array receives a power supply voltage. The test memory cell becomes non-functional at a higher power supply voltage than the memory cells of the array. A memory controller is coupled to the first memory and is for determining if the test memory cell is functional at a first value for the power supply voltage. This is useful in making decisions concerning the value of the power supply voltage applied to the array.

摘要翻译： 存储器系统具有包括冗余列的存储器单元阵列的第一存储器。 冗余列代替数组中的第一列。 第一列包括测试存储单元。 阵列接收电源电压。 测试存储单元在比阵列的存储单元更高的电源电压下变得不起作用。 存储器控制器耦合到第一存储器，并且用于确定测试存储器单元是否以电源电压的第一值起作用。 这对于对应用于阵列的电源电压的值做出决定是有用的。