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    Electrostatic discharge (ESD) protection structure and a circuit using the same
    1.
    发明申请
    Electrostatic discharge (ESD) protection structure and a circuit using the same 有权
    静电放电（ESD）保护结构和使用其的电路

    公开(公告)号：US20070120190A1

    公开(公告)日：2007-05-31

    申请号：US11254387

    申请日：2005-10-20

    申请人： Stefan Schwantes ,  Michael Graf ,  Volker Dudek ,  Gayle Miller ,  Irwin Rathbun ,  Peter Grombach ,  Manfred Klaussner

    发明人： Stefan Schwantes ,  Michael Graf ,  Volker Dudek ,  Gayle Miller ,  Irwin Rathbun ,  Peter Grombach ,  Manfred Klaussner

    IPC分类号： H01L23/62

    CPC分类号： H01L27/0266 ,  H01L29/0696 ,  H01L29/1087 ,  H01L29/7835

    摘要： An electrostatic discharge (ESD) protection structure is disclosed. The ESD protection structure comprises an active device. The active device includes a plurality of drains. Each of the drains has a contact row and at least one body contact row. The at least one body contact row is located on the active device in a manner to reduce the amount of voltage required for triggering the ESD protection structure. A system and method in accordance with the present invention utilizes a LDNMOS transistor as ESD protection element with optimised substrate contacts. The ratio of substrate contact rows to drain contact rows is smaller than one in order to reduce the triggering voltage of the inherent bipolar transistor.

    摘要翻译： 公开了一种静电放电（ESD）保护结构。 ESD保护结构包括有源器件。 有源器件包括多个漏极。 每个排水沟具有接触排和至少一个身体接触排。 所述至少一个体接触排以减少触发ESD保护结构所需的电压量的方式位于有源器件上。 根据本发明的系统和方法利用LDNMOS晶体管作为具有优化的衬底接触的ESD保护元件。 为了降低固有双极晶体管的触发电压，衬底接触行与漏极接触行的比例小于1。

    DMOS device with sealed channel processing
    5.
    发明申请
    DMOS device with sealed channel processing 有权
    DMOS设备密封通道处理

    公开(公告)号：US20070221965A1

    公开(公告)日：2007-09-27

    申请号：US11386316

    申请日：2006-03-22

    申请人： Gayle Miller ,  Irwin Rathbun ,  Stefan Schwantes ,  Michael Graf ,  Volker Dudek

    发明人： Gayle Miller ,  Irwin Rathbun ,  Stefan Schwantes ,  Michael Graf ,  Volker Dudek

    IPC分类号： H01L29/78 ,  H01L21/336

    CPC分类号： H01L21/2253 ,  H01L21/26586 ,  H01L29/0653 ,  H01L29/0847 ,  H01L29/1045 ,  H01L29/42368 ,  H01L29/66659 ,  H01L29/7835

    摘要： A method of fabricating an electronic device and a resulting electronic device. The method includes forming a pad oxide layer on a substrate, forming a silicon nitride layer over the pad oxide layer, and forming a top oxide layer over the silicon nitride layer. A first dopant region is then formed in a first portion of the substrate. A first portion of the top oxide layer is removed; a remaining portion of the top oxide layer is used to align a second dopant mask and a second dopant region is formed. An annealing step drives-in the dopants but oxygen diffusion to the substrate is limited by the silicon nitride layer; the silicon nitride layer thereby assures that the uppermost surface of the silicon is substantially planar in an area proximate to the dopant regions after the annealing step.

    摘要翻译： 一种制造电子设备的方法和由此产生的电子设备。 该方法包括在衬底上形成衬垫氧化物层，在衬垫氧化物层上形成氮化硅层，并在氮化硅层上形成顶部氧化物层。 然后在衬底的第一部分中形成第一掺杂区域。 除去顶部氧化物层的第一部分; 使用顶部氧化物层的剩余部分来对准第二掺杂剂掩模，并且形成第二掺杂剂区域。 退火步骤驱动掺杂剂，但是氧化物扩散到衬底受到氮化硅层的限制; 因此，氮化硅层确保在退火步骤之后，在靠近掺杂剂区域的区域中硅的最上表面基本上是平面的。

    ESD protection circuit with scalable current capacity and voltage capacity
    6.
    发明申请
    ESD protection circuit with scalable current capacity and voltage capacity 审中-公开
    ESD保护电路具有可扩展的电流容量和电压容量

    公开(公告)号：US20060220138A1

    公开(公告)日：2006-10-05

    申请号：US11376139

    申请日：2006-03-16

    申请人： Volker Dudek ,  Michael Graf ,  Peter Grombach ,  Manfred Klaussner

    发明人： Volker Dudek ,  Michael Graf ,  Peter Grombach ,  Manfred Klaussner

    IPC分类号： H01L29/76

    CPC分类号： H01L27/0255

    摘要： An ESD protection circuit includes semiconductor structures as basic elements whose electrical conductivity changes in a breakdown or avalanche manner in the presence of an applied voltage which exceeds a threshold value. The ESD protection circuit has a matrix of basic elements in which a desired current capacity can be set by specifying a number of basic elements in each row, and a desired voltage capacity can be set by specifying a number of rows.

    摘要翻译： ESD保护电路包括作为基本元件的半导体结构，其在存在超过阈值的施加电压的情况下，电导率以击穿或雪崩方式变化。 ESD保护电路具有基本元件的矩阵，其中可以通过指定每行中的基本元素的数量来设置期望的电流容量，并且可以通过指定行数来设置期望的电压容量。

    REGISTRATION MARK WITHIN AN OVERLAP OF DOPANT REGIONS
    7.
    发明申请
    REGISTRATION MARK WITHIN AN OVERLAP OF DOPANT REGIONS 审中-公开
    注册区域内的注册标志

    公开(公告)号：US20070207589A1

    公开(公告)日：2007-09-06

    申请号：US11744992

    申请日：2007-05-07

    申请人： Franz Dietz ,  Volker Dudek ,  Michael Graf ,  Stefan Schwantes ,  Gayle Miller

    发明人： Franz Dietz ,  Volker Dudek ,  Michael Graf ,  Stefan Schwantes ,  Gayle Miller

    IPC分类号： H01L21/76

    CPC分类号： G03F7/70425 ,  G03F7/70633 ,  G03F9/7076

    摘要： A first mark, in a double-well integrated circuit technology, is formed by a first etching of a first mask layer on top of an ONO stack. After a first well is doped, a second etching occurs at the first etching sites in the uppermost layer of oxide of the ONO stack forming a first alignment artifact. A second mask layer is applied after removing the first mask layer. A second well doping occurs at second mask layer etching sites to maintain clearance between the two wells within active areas and provide an overlap of the two wells in a frame area. At the first alignment artifact in the overlap of the two wells, further etchings remove remaining layers of the ONO stack and remove silicon from the upper most layer of the semiconductor forming a second registration mark, which may be covered by a protective layer.

    摘要翻译： 在双井集成电路技术中的第一标记是通过在ONO堆叠的顶部上的第一掩模层的第一蚀刻形成的。 在第一阱被掺杂之后，在ONO堆叠的最上层的氧化物的第一蚀刻位置处发生第二蚀刻，形成第一对准伪影。 在去除第一掩模层之后施加第二掩模层。 第二阱掺杂发生在第二掩模层蚀刻位置处，以保持有效区域内的两个阱之间的间隙，并且在框架区域中提供两个阱的重叠。 在两个阱的重叠处的第一对准伪影处，进一步蚀刻去除ONO堆叠的剩余层，并从半导体层的最上层去除硅，形成可被保护层覆盖的第二对准标记。

    Registration mark within an overlap of dopant regions
    8.
    发明申请
    Registration mark within an overlap of dopant regions 有权
    掺杂区域重叠内的对准标记

    公开(公告)号：US20070048959A1

    公开(公告)日：2007-03-01

    申请号：US11217250

    申请日：2005-08-31

    申请人： Franz Dietz ,  Volker Dudek ,  Michael Graf ,  Stefan Schwantes ,  Gayle Miller

    发明人： Franz Dietz ,  Volker Dudek ,  Michael Graf ,  Stefan Schwantes ,  Gayle Miller

    IPC分类号： H01L21/331

    CPC分类号： G03F7/70425 ,  G03F7/70633 ,  G03F9/7076

    摘要： A first mark, in a double-well integrated circuit technology, is formed by a first etching of a first mask layer on top of an ONO stack. After a first well is doped, a second etching occurs at the first etching sites in the uppermost layer of oxide of the ONO stack forming a first alignment artifact. A second mask layer is applied after removing the first mask layer. A second well doping occurs at second mask layer etching sites to maintain clearance between the two wells within active areas and provide an overlap of the two wells in a frame area. At the first alignment artifact in the overlap of the two wells, further etchings remove remaining layers of the ONO stack and remove silicon from the upper most layer of the semiconductor forming a second registration mark, which may be covered by a protective layer.

    摘要翻译： 在双井集成电路技术中的第一标记是通过在ONO堆叠的顶部上的第一掩模层的第一蚀刻形成的。 在第一阱被掺杂之后，在ONO堆叠的最上层的氧化物的第一蚀刻位置处发生第二蚀刻，形成第一对准伪影。 在去除第一掩模层之后施加第二掩模层。 第二阱掺杂发生在第二掩模层蚀刻位置处，以保持有效区域内的两个阱之间的间隙，并且在框架区域中提供两个阱的重叠。 在两个阱的重叠处的第一对准伪影处，进一步蚀刻去除ONO堆叠的剩余层，并从半导体层的最上层去除硅，形成可被保护层覆盖的第二对准标记。