公开(公告)号：US5475692A

公开(公告)日：1995-12-12

申请号：US407986

申请日：1995-03-22

申请人： Susumu Hatano ,  Jun Kitano ,  Kenji Nishimoto ,  Shin'ichi Ikenaga ,  Masayasu Kawamura ,  Yasushi Takahashi ,  Takeshi Wada ,  Michihiro Mishima ,  Fujio Yamamoto

发明人： Susumu Hatano ,  Jun Kitano ,  Kenji Nishimoto ,  Shin'ichi Ikenaga ,  Masayasu Kawamura ,  Yasushi Takahashi ,  Takeshi Wada ,  Michihiro Mishima ,  Fujio Yamamoto

IPC分类号： G11C29/10 ,  G11C29/14 ,  G11C29/40 ,  G06F11/00

CPC分类号： G11C29/40 ,  G11C29/10 ,  G11C29/14

摘要： Herein disclosed is a semiconductor integrated circuit for testing test data of two kinds of non-inverted and inverted statuses of all bits by itself with a prospective data of one kind to compress and output the test results. The semiconductor integrated circuit includes a decide circuit 25 for deciding a first status, in which the prospective data latched by a pattern register and the read data of a memory cell array are coincident, a second status, in which the read data is coincident with the logically inverted data of the prospective data, and a third statuses other than the first and second statuses through an exclusive OR gate to generate signals of 2 bits capable of discriminating the individual statuses. These statuses are informed to the outside of the semiconductor integrated circuit in accordance with high- and low-levels and a high-impedance.

摘要翻译： 这里公开了一种半导体集成电路，用于测试所有位的两种非反相和反相状态的测试数据，其中一种预期数据可以压缩并输出测试结果。 半导体集成电路包括：决定电路25，用于决定第一状态，其中由模式寄存器锁存的预期数据和存储单元阵列的读取数据一致;第二状态，读取数据与 逻辑反转的预期数据的数据，以及通过异或门以外的第一状态和第二状态的第三状态，以产生能够区分各个状态的2位的信号。 这些状态根据高低电平和高阻抗通知到半导体集成电路的外部。

公开(公告)号：US5283886A

公开(公告)日：1994-02-01

申请号：US950746

申请日：1992-09-24

申请人： Osamu Nishii ,  Kunio Uchiyama ,  Hirokazu Aoki ,  Kanji Oishi ,  Jun Kitano ,  Susumu Hatano

发明人： Osamu Nishii ,  Kunio Uchiyama ,  Hirokazu Aoki ,  Kanji Oishi ,  Jun Kitano ,  Susumu Hatano

IPC分类号： G06F12/08 ,  G06F12/12

CPC分类号： G06F12/0833

摘要： Herein disclosed is a multiprocessor system which comprises first and second processors (1001 and 1002), first and second cache memories (100:#1 and #2), an address bus (123), a data bus (126), an invalidating signal line (PURGE:131) and a main memory (1004). The first and second cache memories are operated by the copy-back method. The state of the data of the first cache (100:#1) exists in one state selected from a group consisting of an invalid first state, a valid and non-updated second state and a valid and updated third state. The second cache (100:#2) is constructed like the first cache. When the write access of the first processor hits the first cache, the state of the data of the first cache is shifted from the second state to the third state, and the first cache outputs the address of the write hit and the invalidating signal to the address bus and the invalidating signal line, respectively. When the write access from the first processor misses the first cache, a data of one block is block-transferred from the main memory to the first cache, and the invalidating signal is outputted. After this, the first cache executes the write of the data in the transfer block. In case the first and second caches hold the data in the third state relating to the pertinent address when an address of an access request is fed to the address bus (123), the pertinent cache writes back the pertinent data in the main memory.

摘要翻译： 这里公开了一种多处理器系统，其包括第一和第二处理器（1001和1002），第一和第二高速缓冲存储器（100：＃1和＃2），地址总线（123），数据总线（126），无效信号 线（PURGE：131）和主存储器（1004）。 第一和第二高速缓存存储器通过复制方法操作。 第一高速缓存（100：＃1）的数据的状态存在于从由无效的第一状态，有效和未更新的第二状态以及有效和更新的第三状态组成的组中选择的一个状态中。 第二个缓存（100：＃2）被构造成像第一个缓存。 当第一处理器的写入访问第一高速缓存时，第一高速缓存的数据的状态从第二状态转移到第三状态，并且第一高速缓存将写入命中的地址和无效信号输出到 地址总线和无效信号线。 当来自第一处理器的写访问错过第一高速缓存时，一个块的数据被从主存储器块传输到第一高速缓存，并且输出无效信号。 之后，第一个缓存执行传输块中数据的写入。 在第一和第二高速缓冲存储器将存取请求地址与相关地址相关的第三状态的数据保存到地址总线（123）的情况下，相关高速缓冲存储器将相关数据写回到主存储器中。

公开(公告)号：US5473577A

公开(公告)日：1995-12-05

申请号：US215758

申请日：1994-03-21

申请人： Jun Miyake ,  Jun Kitano

发明人： Jun Miyake ,  Jun Kitano

IPC分类号： G06F12/04 ,  G09G5/00 ,  G11C7/00 ,  G11C7/10 ,  G11C11/401 ,  G11C13/00

CPC分类号： G11C7/103

摘要： In a serial memory which internally converts serial input data into parallel data and writes the data into a memory array two or more bits at a time, and which reads data two or more bits at a time from the memory array and internally converts the read data into serial data for output, circuits are provided that allow selective reversing of the order of parallel conversion on the serial input data and of serial conversion on the parallel data read from the memory array. This serial memory is also provided with a memory controller to reverse the ascending or descending order of the access address for the memory array in the read and write operations.

摘要翻译： 在串行存储器中，将串行输入数据内部转换为并行数据，并将数据一次写入存储器阵列两个或多个位，并且每次从存储器阵列中读取数据两个或更多位，并将读取数据内部转换 提供输出的串行数据，提供允许选择性地反转串行输入数据上的并行转换顺序和从存储器阵列读取的并行数据的串行转换的电路。 该串行存储器还具有存储器控制器，以在读取和写入操作中逆转存储器阵列的访问地址的升序或降序。