公开(公告)号：US06201724B1

公开(公告)日：2001-03-13

申请号：US09437010

申请日：1999-11-09

申请人： Tatsuya Ishizaki ,  Misao Suzuki ,  Souichirou Yoshida

发明人： Tatsuya Ishizaki ,  Misao Suzuki ,  Souichirou Yoshida

IPC分类号： G11C1500

CPC分类号： G11C7/106 ,  G11C7/1051 ,  G11C15/00 ,  G11C2207/2245

摘要： A semiconductor memory (100) is disclosed that includes a memory cell array (102) coupled to a register array section (104) that can function as a cache. Access times for misses to the register array section (104) during a continuous read operation can be reduced. A memory cell array (102) is coupled to the register array section (104) by a first transfer bus (TBT1-1 to TBN1-i). First transfer bus (TBT1-1 to TBN1-i) is connected to a local read/write bus (LRWBT and LRWBN) by transistors (106-1 to 108-i) and to register arrays (116-1 to 116-(i+j)) by first switches (118-1 to 118-(i+j)). In a continuous read operation, during a register array section miss, transistors (106-1 to 108-i) are turned on and the first switches (118-1 to 118-(i+j)) are turned on.

摘要翻译： 公开了一种半导体存储器（100），其包括耦合到可用作高速缓存的寄存器阵列部分（104）的存储单元阵列（102）。 可以减少连续读取操作期间寄存器阵列部分（104）的访问次数。 存储单元阵列（102）通过第一传输总线（TBT1-1至TBN1-i）耦合到寄存器阵列部分（104）。 第一传输总线（TBT1-1至TBN1-i）通过晶体管（106-1至108-i）连接到本地读/写总线（LRWBT和LRWBN），并将寄存器阵列（116-1至116-（i + j））由第一开关（118-1至118-（i + j）））。 在连续读取操作中，在寄存器阵列部分缺失期间，晶体管（106-1至108-i）导通，并且第一开关（118-1至118-（i + j））导通。

公开(公告)号：US06285241B1

公开(公告)日：2001-09-04

申请号：US09421325

申请日：1999-10-18

申请人： Souichirou Yoshida

发明人： Souichirou Yoshida

IPC分类号： G05F110

CPC分类号： H02M3/073 ,  G05F1/465 ,  H02M2003/077

摘要： An internal voltage boosting circuit has an oscillator circuit that generates a signal of a prescribed frequency under the control of an oscillator control signal and a stepped-up voltage generating circuit that inputs the signal output by the oscillator circuit and outputs a prescribed stepped-up voltage. In the stepped-up voltage generating circuit, in order to prepare for a next voltage boosting operation, one end of a voltage boosting capacitance is connected to one end of a voltage boosting capacitance of another voltage boosting circuit that operates with a phase difference of 180 degrees, the accumulated charge therein being re-used, after which return is made to the ground potential so as to achieve a voltage boosting to a prescribed stepped-up voltage.

摘要翻译： 内部升压电路具有在振荡器控制信号的控制下产生规定频率的信号的振荡电路和输入由振荡电路输出的信号并输出​​规定的升压电压的升压电压产生电路 。 在升压电压产生电路中，为了准备下一次升压操作，升压电容的一端连接到以相位差为180度工作的另一升压电路的升压电容的一端 度，其中重新使用其中的累积电荷，之后返回到地电位，以便实现升压至规定的升压电压。

公开(公告)号：US6144587A

公开(公告)日：2000-11-07

申请号：US337791

申请日：1999-06-22

申请人： Souichirou Yoshida

发明人： Souichirou Yoshida

IPC分类号： G11C7/10 ,  G11C11/401 ,  G11C16/04

CPC分类号： G11C7/103 ,  G11C11/401

摘要： According to one embodiment, a semiconductor memory device can include a synchronous dynamic random access memory array and a register array formed from static random access memory cells. The memory device can be used in image processing, and reduce the time for data reads and writes during image reset operations. One embodiment (100) can include a memory cell array (102) having a number of memory cells arranged in rows and columns, and a register array (104) that includes a number of channel registers (106-11 to 106-mn) arranged rows and columns that correspond to at least a portion of the memory cell array rows and columns. The memory cells of a first column and the registers of a corresponding column are connected to one another by data transfer buses (108-1T/108-1N to 108-mT/108-mN). Data values can be written to memory cells and corresponding channel registers (106-11 to 106-mn) at the same time. Alternatively, data can be transferred between memory cells and corresponding channel registers (106-11 to 106-mn).

摘要翻译： 根据一个实施例，半导体存储器件可以包括同步动态随机存取存储器阵列和由静态随机存取存储器单元形成的寄存器阵列。 存储器件可用于图像处理，并且在图像复位操作期间减少数据读取和写入的时间。 一个实施例（100）可以包括具有以行和列排列的多个存储单元的存储单元阵列（102），以及包括多个通道寄存器（106-11至106-mn）的寄存器阵列（104） 对应于存储单元阵列行和列的至少一部分的行和列。 第一列的存储单元和相应列的寄存器通过数据传输总线（108-1T / 108-1N至108-mT / 108-mN）相互连接。 数据值可以同时写入存储单元和对应的通道寄存器（106-11到106-mn）。 或者，可以在存储器单元和相应的通道寄存器（106-11至106-mn）之间传送数据。

公开(公告)号：US06181613B2

公开(公告)日：2001-01-30

申请号：US09342666

申请日：1999-06-29

申请人： Souichirou Yoshida

发明人： Souichirou Yoshida

IPC分类号： G11C700

CPC分类号： G11C7/1045 ,  G11C7/1018

摘要： The present invention provides a semiconductor memory device operable both in a burst mode and in a normal mode, wherein the semiconductor memory device utilizes at least a single normal mode commend both for its original purpose in the normal mode and also for generating, in the burst mode, a burst stop commend to stop a burst mode operation of the semiconductor memory device.

摘要翻译： 本发明提供一种可在突发模式和正常模式下操作的半导体存储器件，其中该半导体存储器件利用至少一个正常模式，以在正常模式中为其原始目的而推出，并且还用于在脉冲串 模式，突发停止表示停止半导体存储器件的突发模式操作。

公开(公告)号：US5537058A

公开(公告)日：1996-07-16

申请号：US493305

申请日：1995-06-21

申请人： Souichirou Yoshida

发明人： Souichirou Yoshida

IPC分类号： G11C11/413 ,  H01L21/82 ,  H01L21/822 ,  H01L21/8242 ,  H01L27/04 ,  H01L27/10 ,  H01L27/108 ,  H03K19/003 ,  H03K19/017 ,  H03K19/0175 ,  H03K17/16

CPC分类号： H03K19/01707 ,  H03K19/00361

摘要： In a semiconductor device, an input voltage is applied to a gate of a first MIS transistor of a first conductivity type and gates of second and third MIS transistors of a second conductivity type. The first MIS transistor is connected between a first power supply pad and an output node, the second MIS transistor is connected between the output node and a second power supply pad, and the third MIS transistor is connected between the output node and a third power supply pad.

摘要翻译： 在半导体器件中，将输入电压施加到第一导电类型的第一MIS晶体管的栅极和第二导电类型的第二和第三MIS晶体管的栅极。 第一MIS晶体管连接在第一电源焊盘和输出节点之间，第二MIS晶体管连接在输出节点和第二电源焊盘之间，第三MIS晶体管连接在输出节点和第三电源 垫。