公开(公告)号：US5909463A

公开(公告)日：1999-06-01

申请号：US741634

申请日：1996-11-04

申请人： Terence L. Johnson ,  Peter R. Molnar ,  Howard E. Levin ,  Jeffrey P. Gleason ,  Robin Wiprud ,  Sujit Sudhaman ,  Jody Everett ,  Michael R. May ,  Carlos A. Greaves ,  Mathew A. Rybicki ,  Matthew A. Pendleton ,  John M. Porter

发明人： Terence L. Johnson ,  Peter R. Molnar ,  Howard E. Levin ,  Jeffrey P. Gleason ,  Robin Wiprud ,  Sujit Sudhaman ,  Jody Everett ,  Michael R. May ,  Carlos A. Greaves ,  Mathew A. Rybicki ,  Matthew A. Pendleton ,  John M. Porter

IPC分类号： H04L5/14 ,  H04L27/00 ,  H04L27/26 ,  H04B1/38 ,  H04B1/56 ,  H04L5/16

CPC分类号： H04L5/143 ,  H04L27/0002 ,  H04L27/2626 ,  H04L27/2647 ,  H04Q2213/13034 ,  H04Q2213/1305 ,  H04Q2213/13103 ,  H04Q2213/1319 ,  H04Q2213/13199 ,  H04Q2213/1332

摘要： A transceiver (5) for an asymmetric communication system such as asymmetric digital subscriber line (ADSL) includes a configuration register (71) defining operation at either a central office (CO) or a remote terminal (RT). The configuration register (71) includes a control bit (72) for selecting either CO or RT mode. The transceiver (5) includes a signal processing module (70) configured according to the state of the control bit (72). For example, a digital interface (70) converts transmit data into transmit symbols and converts received symbols into receive data. The digital interface (70) uses a large memory (158) as a buffer in the transmit path and a small memory (160) as a buffer in the receive path in CO mode. In RT mode, the digital interface (70) uses the small memory (160) in the transmit path and the large memory (158) in the receive path. The selective configuration allows a single integrated circuit to be used in both CO and RT equipment.

摘要翻译： 用于诸如非对称数字用户线（ADSL）的非对称通信系统的收发器（5）包括定义在中心局（CO）或远程终端（RT）处的操作的配置寄存器（71）。 配置寄存器（71）包括用于选择CO或RT模式的控制位（72）。 收发器（5）包括根据控制位（72）的状态配置的信号处理模块（70）。 例如，数字接口（70）将发送数据转换为发送符号并将接收到的符号转换为接收数据。 数字接口（70）使用大容量存储器（158）作为发送路径中的缓冲器，并且在CO模式中使用作为接收路径中的缓冲器的小存储器（160）。 在RT模式中，数字接口（70）使用发送路径中的小存储器（160）和接收路径中的大存储器（158）。 选择性配置允许在CO和RT设备中使用单个集成电路。

公开(公告)号：US4896094A

公开(公告)日：1990-01-23

申请号：US375098

申请日：1989-06-30

申请人： Carlos A. Greaves ,  Mathew A. Rybicki

发明人： Carlos A. Greaves ,  Mathew A. Rybicki

IPC分类号： G05F3/26 ,  G05F3/28

CPC分类号： G05F3/267

摘要： A bandgap reference circuit providing a continuous output reference voltage. The bandgap reference circuit comprises an operational amplifier, an output circuit, and a compensation circuit. The operational amplifier receives a first input signal and a second input signal and provides an output signal in response to a difference in voltage between the first input signal and the second input signal. The output circuit receives the output of the operational amplifier and provides an output reference voltage. The output circuit provides the first input signal and the second input signal to the operational amplifier in such a way as to maintain the output reference voltage at a substantially constant value. The compensation circuit provides a current to the output circuit to compensate for currents conducted from the bases of transistors in an input stage of the operational amplifier, thereby making the output reference voltage more stable.

摘要翻译： 提供连续输出参考电压的带隙基准电路。 带隙基准电路包括运算放大器，输出电路和补偿电路。 运算放大器接收第一输入信号和第二输入信号，并响应于第一输入信号和第二输入信号之间的电压差而提供输出信号。 输出电路接收运算放大器的输出并提供输出参考电压。 输出电路以将维持输出参考电压保持在基本恒定的方式将第一输入信号和第二输入信号提供给运算放大器。 补偿电路向输出电路提供电流以补偿从运算放大器的输入级中的晶体管的基极传导的电流，从而使输出参考电压更稳定。

公开(公告)号：US5825826A

公开(公告)日：1998-10-20

申请号：US724097

申请日：1996-09-30

申请人： Michael R. May ,  Carlos A. Greaves

发明人： Michael R. May ,  Carlos A. Greaves

IPC分类号： H03G5/00 ,  H04L25/03 ,  H04L27/00 ,  H04L27/26 ,  H04L27/04 ,  H04L27/12 ,  H04L27/20

CPC分类号： H04L25/03343 ,  H03G5/005 ,  H04L27/0002 ,  H04L27/2626 ,  H04L2025/03414

摘要： A data stream to be transmitted is received by a digital interface (52) and converted into a frequency encoded data. A gains block (54) receives the frequency encoded data and a gain adjustment signal, and produces a gain adjusted data to compensate for undesirable system level passband gain variation. The gain adjusted data is converted to a time domain data. The time domain data is processed by a high-pass and a droop correction filter (58, 59) to produce a filtered data. The filtered data is provided through an analog front-end (60) in order to provide a filtered analog data.

摘要翻译： 要发送的数据流由数字接口（52）接收并转换成频率编码数据。 增益块（54）接收频率编码数据和增益调整信号，并产生增益调整数据以补偿不期望的系统级通带增益变化。 增益调整后的数据被转换为时域数据。 时域数据由高通和下垂校正滤波器（58,59）处理以产生滤波数据。 滤波后的数据通过模拟前端（60）提供，以便提供经滤波的模拟数据。

公开(公告)号：US5880687A

公开(公告)日：1999-03-09

申请号：US806271

申请日：1997-02-25

申请人： Michael R. May ,  Carlos A. Greaves

发明人： Michael R. May ,  Carlos A. Greaves

IPC分类号： H03H17/06 ,  H03M7/32 ,  H04L27/00 ,  H03M3/00

CPC分类号： H04L27/0002 ,  H03H17/0671

摘要： A cascaded integrator-comb (CIC) interpolation filter is included within a digital-to-analog converter (138) and includes two up-samplers (150, 164). The two up-samplers (150, 164) also include a sample-and-hold function. The first up-sampler (150) up-samples an output of a differentiator (140). The second up-sampler (164) up-samples an output of an integrator (152) This reduces the area and power requirements of the CIC interpolation filter, while providing approximately the same filtering performance in the pass band and transition band. The total over-sample ratio of the CIC interpolation filter is equal to the first up-sampling ratio multiplied by the second up-sampling ratio. The stop band requirements of the CIC interpolation filter determines the relative sizes of the first and second up-sampling ratios.

摘要翻译： 级联积分梳（CIC）插值滤波器包括在数模转换器（138）内，并且包括两个上采样器（150,164）。 两个上采样器（150,164）还包括采样保持功能。 第一上采样器（150）对微分器（140）的输出进行上采样。 第二个上采样器（164）对积分器（152）的输出进行上采样。这降低了CIC内插滤波器的面积和功率需求，同时在通带和过渡频带中提供了大致相同的滤波性能。 CIC内插滤波器的总超采样比等于第一个上采样比乘以第二上采样比。 CIC插值滤波器的阻带要求决定了第一和第二上采样比的相对尺寸。

公开(公告)号：US07474585B2

公开(公告)日：2009-01-06

申请号：US11736231

申请日：2007-04-17

申请人： Perry H. Pelly ,  Carlos A. Greaves

发明人： Perry H. Pelly ,  Carlos A. Greaves

IPC分类号： G11C8/00

CPC分类号： G11C11/40618 ,  G11C11/406 ,  G11C11/40615

摘要： A memory (10) has a plurality of memory cells, a serial address port (47) for receiving a low voltage high frequency differential address signal, and a serial input/output data port (52, 54) for receiving a high frequency low voltage differential data signal. The memory (10) can operate in one of two different modes, a normal mode and a cache line mode. In cache line mode, the memory can access an entire cache line from a single address. A fully hidden refresh mode allows for timely refresh operations while operating in cache line mode. Data is stored in the memory array (14) by interleaving in multiple sub-arrays (15, 17). During a hidden refresh mode of operation, one sub-array (15) is accessed while another sub-array (17) is refreshed. Two or more of the memories (10) may be chained together to provide a high speed low power memory system.

摘要翻译： 存储器（10）具有多个存储单元，用于接收低电压高频差分地址信号的串行地址端口（47）和用于接收高频低电压的串行输入/输出数据端口（52,54） 差分数据信号。 存储器（10）可以以两种不同模式之一工作，即正常模式和高速缓存行模式。 在高速缓存行模式下，内存可以从单个地址访问整个高速缓存行。 完全隐藏的刷新模式允许在高速缓存线模式下运行时进行及时的刷新操作。 数据通过在多个子阵列（15,17）中交错存储在存储器阵列（14）中。 在隐藏的刷新操作模式期间，一个子阵列（15）被访问，而另一个子阵列（17）被刷新。 两个或多个存储器（10）可以链接在一起以提供高速低功率存储器系统。

公开(公告)号：US07859299B1

公开(公告)日：2010-12-28

申请号：US12500975

申请日：2009-07-10

申请人： James G. Gay ,  Carlos A. Greaves

发明人： James G. Gay ,  Carlos A. Greaves

IPC分类号： H03K17/16 ,  G11C7/10

CPC分类号： G11C7/1078 ,  G11C7/10 ,  G11C7/1051 ,  G11C7/1066 ,  G11C7/1093

摘要： A method and circuit includes providing at least one conductor for receiving an input signal. A termination circuit and a clamp circuit are coupled to the at least one conductor. The termination circuit is enabled while the clamp circuit remains enabled. The clamp circuit is disabled. After disabling the clamp circuit, while the termination circuit remains enabled, both a first differential comparator and a second differential comparator are enabled. The first differential comparator receives a first differential input signal at a first input and a second differential input signal at a second input. The second differential comparator detects when a difference between the first differential input signal and the second differential input signal is greater than a predetermined value and enables transfer of an output of the first differential comparator to a memory controller.

摘要翻译： 方法和电路包括提供用于接收输入信号的至少一个导体。 终端电路和钳位电路耦合到至少一个导体。 当钳位电路保持使能时，使能端接电路。 钳位电路被禁止。 禁用钳位电路后，当终端电路保持使能时，第一个差分比较器和第二个差分比较器都使能。 第一差分比较器在第一输入端接收第一差分输入信号，在第二输入端接收第二差分输入信号。 第二差分比较器检测第一差分输入信号和第二差分输入信号之间的差是否大于预定值，并且能够将第一差分比较器的输出传送到存储器控制器。

公开(公告)号：US07221613B2

公开(公告)日：2007-05-22

申请号：US10854554

申请日：2004-05-26

申请人： Perry H. Pelley ,  Carlos A. Greaves

发明人： Perry H. Pelley ,  Carlos A. Greaves

IPC分类号： G11C8/00

CPC分类号： G11C11/40618 ,  G11C11/406 ,  G11C11/40615

摘要： A memory (10) has a plurality of memory cells, a transceiver (56) for receiving a low voltage high frequency differential address signal, and a serial input/output data port (52, 54) for receiving a high frequency low voltage differential data signal. The memory (10) can operate in one of two different modes, a normal mode and a cache line mode. In cache line mode, the memory can access an entire cache line from a single address. A fully hidden refresh mode allows for timely refresh operations while operating in cache line mode. Data is scored in the memory array (14) by interleaving in multiple sub-arrays (15, 17). During a hidden refresh mode of operation, one sub-array (15) is accessed while another sub-array (17) is refreshed. Two or more of the memories (10) may be chained together to provide a high speed low power memory system.

摘要翻译： 存储器（10）具有多个存储单元，用于接收低电压高频差分地址信号的收发器（56）和用于接收高频低电压差分数据的串行输入/输出数据端口（52,54） 信号。 存储器（10）可以以两种不同模式之一工作，即正常模式和高速缓存行模式。 在高速缓存行模式下，内存可以从单个地址访问整个高速缓存行。 完全隐藏的刷新模式允许在高速缓存线模式下运行时进行及时的刷新操作。 通过在多个子阵列（15,17）中进行交织，在存储器阵列（14）中记录数据。 在隐藏的刷新操作模式期间，一个子阵列（15）被访问，而另一个子阵列（17）被刷新。 两个或多个存储器（10）可以链接在一起以提供高速低功率存储器系统。

公开(公告)号：US5408529A

公开(公告)日：1995-04-18

申请号：US70611

申请日：1993-06-02

申请人： Carlos A. Greaves

发明人： Carlos A. Greaves

IPC分类号： H04Q1/45 ,  H04Q1/46 ,  H04M1/50

CPC分类号： H04Q1/46

摘要： A dual tone detector (100) for a single dual tone, a dual tone multi-frequency (DTMF), or similar system processes an input signal through both bandpass (103) and band reject (104) tone detectors. If both the bandpass (103) and band reject (104) tone detectors detect a tone, then the dual tone detector (100) provides a tone detect output signal. If only the bandpass tone detector (103), which is susceptible to false tones, detects a tone, then a voice input signal is muted and the tone detector (100) activates the tone detect output signal only if both the bandpass (103) and band reject (104) tone detectors subsequently detect a tone. In one embodiment, a dual bandpass/band reject tone detector (120) processes the input signal through shared front-end band reject filters (121, 122), limiters (124), resonators (127, 128), and a processing section (130) in order to save circuit area. Limiter and peak detector functions are also implemented in shared circuitry to further reduce circuit area.

摘要翻译： 用于单个双音，双音多频（DTMF）或类似系统的双音检测器（100）通过带通（103）和带阻（104）音检测器处理输入信号。 如果带通（103）和频带抑制（104）音检测器检测到音调，则双音检测器（100）提供音检测输出信号。 如果只有容易受到假音调的带通音检测器（103）检测到音调，则声音输入信号被静音，并且只有当带通（103）和 频带拒绝（104）音调检测器随后检测音调。 在一个实施例中，双带通/频带拒绝音检测器（120）通过共享的前端带阻滤波器（121,122），限制器（124），谐振器（127,128）和处理部分 130），以节省电路面积。 限制器和峰值检测器功能也在共享电路中实现，以进一步减少电路面积。

公开(公告)号：US4782305A

公开(公告)日：1988-11-01

申请号：US104008

申请日：1987-10-02

申请人： Alan L. Westwick ,  Carlos A. Greaves

发明人： Alan L. Westwick ,  Carlos A. Greaves

IPC分类号： H03H11/04 ,  H03F1/34

CPC分类号： H03H11/04

摘要： An analog two pole filter is provided which uses a single amplifier to implement a predetermined transfer function. The filter has a differential input and converts the two inputs to a single output utilizing the same amplifier which performs the filtering function. By coupling a capacitor across the differential input and utilizing the differential aspect of the input signals, the capacitor may be implemented with half the capacitance otherwise required to implement the predetermined transfer function, thereby minimizing circuit area.

摘要翻译： 提供了一种使用单个放大器来实现预定传输功能的模拟双极滤波器。 滤波器具有差分输入，并使用执行滤波功能的相同放大器将两个输入转换为单个输出。 通过将电容器跨越差分输入并利用输入信号的差分方面，电容器可以用实现预定传递函数所需的一半电容来实现，从而最小化电路面积。

公开(公告)号：US07240041B2

公开(公告)日：2007-07-03

申请号：US10721196

申请日：2003-11-25

申请人： Harold M. Martin ,  Carlos A. Greaves ,  Thang Q. Nguyen ,  Jose M. Nunez

发明人： Harold M. Martin ,  Carlos A. Greaves ,  Thang Q. Nguyen ,  Jose M. Nunez

IPC分类号： G06F17/00 ,  G06N5/02

CPC分类号： H04L47/10 ,  H04L45/745 ,  H04L47/2441

摘要： Hashing and pattern matching are used in an information processing system to process incoming messages from a network such as an Ethernet-based network. Using hashing and pattern matching increases the efficiency of message acceptance and rejection without increasing software-based processor tasks. A hash function and a pattern matching function are performed on a message received by an information processing system, and the message is selectively accepted based on at least one of a hash result and a pattern matching result. The incoming message can be searched for the existence of patterns and the absence of the patterns. The incoming message can be searched for the existence of multiple patterns. The results of pattern matching can be used not only for acceptance and rejection of messages, but also for other post-receipt tasks such as selective storage of incoming messages according to identified relative priorities or absolute criticality of messages having particular pattern matches.

摘要翻译： 在信息处理系统中使用散列和模式匹配来处理来自诸如以太网的网络之类的网络的传入消息。 使用散列和模式匹配增加了消息接受和拒绝的效率，而不增加基于软件的处理器任务。 对由信息处理系统接收到的消息执行散列函数和模式匹配功能，并且基于散列结果和模式匹配结果中的至少一个选择性地接受该消息。 可以搜索传入的消息中的模式的存在和模式的缺失。 可以搜索输入的消息以存在多个模式。 模式匹配的结果不仅可以用于消息的接受和拒绝，而且可以用于其他后接收任务，例如根据所识别的相对优先级或具有特定模式匹配的消息的绝对关键性选择性地存储传入消息。