公开(公告)号：US06463551B1

公开(公告)日：2002-10-08

申请号：US09294386

申请日：1999-04-20

申请人： Teruaki Kanzaki ,  Sakae Itoh ,  Tatsuya Sakai ,  Hiroshi Uchiike

发明人： Teruaki Kanzaki ,  Sakae Itoh ,  Tatsuya Sakai ,  Hiroshi Uchiike

IPC分类号： G06F1100

CPC分类号： G06F11/3636 ,  G06F11/3632

摘要： A debug circuit (2) and a microcomputer incorporating the debug circuit (2). The debug circuit (2) is capable of receiving a trace event from a functional block A as long as a CPU (5) does not generate any trace event, and capable of receiving the trace event from the functional block A in synchronization with a standard clock signal CLK used in the CPU (5) when the reception of the trace event from the functional block A is permitted.

摘要翻译： 调试电路（2）和结合有调试电路（2）的微型计算机。 只要CPU（5）不产生任何跟踪事件，并且能够与标准同步地从功能块A接收跟踪事件，调试电路（2）能够从功能块A接收跟踪事件 当允许来自功能块A的跟踪事件的接收时，在CPU（5）中使用的时钟信号CLK。

公开(公告)号：US6075941A

公开(公告)日：2000-06-13

申请号：US10538

申请日：1998-01-22

申请人： Sakae Itoh ,  Teruaki Kanzaki ,  Tadayuki Akatsuki ,  Tatsuya Sakai ,  Tsutomu Numata ,  Yasuhiro Nakamura

发明人： Sakae Itoh ,  Teruaki Kanzaki ,  Tadayuki Akatsuki ,  Tatsuya Sakai ,  Tsutomu Numata ,  Yasuhiro Nakamura

IPC分类号： G06F11/28 ,  G06F9/06 ,  G06F11/36 ,  G06F15/78 ,  G06F9/445

CPC分类号： G06F11/3656 ,  G06F11/3636

摘要： A microcomputer contains an electrically erasable flash memory for storing a program under development and a debugging circuit 7 having a dedicated input/output terminal for connection to an external ICE 14, and the debugging circuit 7 has a function of communication with a CPU 1, a function of communication with the ICE 14, a function of tracing the operating condition of the CPU 1, a break function of generating a debug interrupt, a function of writing a program code from the ICE 14 into the flash memory 6 and a function of sending the contents of the flash memory 6 to the ICE 14.

摘要翻译： 微型计算机包括用于存储正在开发的程序的电可擦除闪存，以及具有用于连接到外部ICE 14的专用输入/输出端子的调试电路7，调试电路7具有与CPU 1， 与ICE 14通信的功能，跟踪CPU 1的工作状态，产生调试中断的中断功能，将程序代码从ICE14写入闪速存储器6的功能，以及发送功能 闪存6的内容到ICE 14。

公开(公告)号：US06356976B1

公开(公告)日：2002-03-12

申请号：US09286299

申请日：1999-04-06

申请人： Hiroshi Ueki ,  Sakae Itoh ,  Tatsuya Sakai ,  Masayuki Murakami

发明人： Hiroshi Ueki ,  Sakae Itoh ,  Tatsuya Sakai ,  Masayuki Murakami

IPC分类号： G06F1200

CPC分类号： G06F9/3802 ,  G06F3/0613 ,  G06F3/0656 ,  G06F3/0674 ,  G06F9/3824

摘要： A system LSI has a MPU and a HDC (72) in which the HDC (72) incorporates a CIU (721). The CIU (721) decodes addresses transferred from a CPU (73), reads program codes stored in memories such as a ROM (13) and a SRAM (14) in the HDC (72) when the addresses indicate memory fields in the memories, and outputs the obtained program codes to the CPU (73).

摘要翻译： 系统LSI具有MPU和HDC（72），其中HDC（72）包含CIU（721）。 当地址指示存储器中的存储器字段时，CIU（721）解码从CPU（73）传送的地址，读取存储在HDC（72）中的ROM（13）和SRAM（14）的存储器中的程序代码， 并将获得的程序代码输出到CPU（73）。

公开(公告)号：US5231313A

公开(公告)日：1993-07-27

申请号：US710606

申请日：1991-06-05

申请人： Sakae Itoh

发明人： Sakae Itoh

IPC分类号： G05B11/36 ,  G05B11/16 ,  H03K5/13 ,  H03K5/133 ,  H03K5/135

CPC分类号： H03K5/135

摘要： A delay clock signal is generated by delaying an input clock signal by a predetermined time interval with a delay circuit, and is subjected to frequency division with a frequency divider circuit to generate a reference clock signal. This delay clock signal and the input clock signal are provided to a flip-flop to generate a first electronic state signal when the input clock signal turns from "High" to "Low", and a second electronic state signal when the reference clock signal turns from "High" to "Low", and to electronically activate a control object during the time the second electronic state signal is inputted.

摘要翻译： 通过用延迟电路将输入时钟信号延迟预定时间间隔来产生延迟时钟信号，并且利用分频器电路进行分频以产生参考时钟信号。 当输入时钟信号从“高”变为“低”时，该延迟时钟信号和输入时钟信号被提供给触发器以产生第一电子状态信号，而当参考时钟信号转为 从“高”到“低”，并且在输入第二电子状态信号的时间期间电子地激活控制对象。

公开(公告)号：US06253314B1

公开(公告)日：2001-06-26

申请号：US08844103

申请日：1997-04-28

申请人： Sakae Itoh

发明人： Sakae Itoh

IPC分类号： G06F9306

CPC分类号： G06F9/30185 ,  G06F9/30181 ,  G06F9/30192

摘要： A computer program product, method and apparatus for utilizing common prefix codes in computing instructions so as to reduce the number instructions required to perform identical operations for varying operand sizes. In one form, the common prefix code is appended as the higher order portion of the instruction word to form a second series of instructions. These computing instructions may be utilized in conjunction with a flag register, which, in one application, designates which series of instructions to use; either the original instructions or the modified instructions containing the common prefix. In another application, the flag register designates which register or memory should be used to store the operands and the associated results. Through the use of common prefix codes and the flag register, operands of various sizes can be efficiently manipulated through a simplified scheme of instructions.

摘要翻译： 一种用于在计算指令中利用公用前缀码的计算机程序产品，方法和装置，以便减少执行用于改变操作数大小的相同操作所需的编号指令。 在一种形式中，公共前缀码作为指令字的高阶部分被附加以形成第二系列指令。 这些计算指令可以与标志寄存器一起使用，该标志寄存器在一个应用中指定使用哪一系列指令; 原始指令或包含公共前缀的修改指令。 在另一个应用中，标志寄存器指定应使用哪个寄存器或存储器来存储操作数和相关联的结果。 通过使用公共前缀码和标志寄存器，可以通过简化的指令方案有效地操纵各种大小的操作数。

公开(公告)号：US4916602A

公开(公告)日：1990-04-10

申请号：US97250

申请日：1987-09-16

申请人： Sakae Itoh

发明人： Sakae Itoh

IPC分类号： G06F9/22 ,  G06F9/26

CPC分类号： G06F9/265

摘要： A method and apparatus for fast branching of microcode sequences in a microcomputer. A branch controller provides addresses to a microcode memory and receives addresses and a branch control signal back from the memory for the next microcode to be executed. Prior to determining whether a branch instruction is present at the indicated location in the sequence, the branch controller provides a provisional address to the memory for the next sequential microcode in the sequence assuming that no branching is to occur. Then a determination is made whether a branch instruction is present. If so, the provisional address is changed by inverting one or more address bits to reflect the branching address and the changed address is applied within the same cycle to the memory.

摘要翻译： 一种用于在微计算机中快速分支微码序列的方法和装置。 分支控制器向微代码存储器提供地址，并从存储器接收地址和分支控制信号，以供下一个要执行的微代码。 在确定分支指令是否存在于序列中的指示位置之前，分支控制器为该序列中的下一个顺序微代码提供临时地址，假定不发生分支。 然后确定是否存在分支指令。 如果是这样，则通过将一个或多个地址位反相来反映临时地址以反映分支地址，并且将改变的地址在相同周期内应用于存储器。

公开(公告)号：US5142636A

公开(公告)日：1992-08-25

申请号：US678894

申请日：1991-03-28

申请人： Sakae Itoh

发明人： Sakae Itoh

IPC分类号： G06F9/355 ,  G06F9/32

CPC分类号： G06F9/342

摘要： A microcomputer in which a higher address must be corrected according to a carry or borrow signal generated during address computation for memory reference based on each addressing mode. The microcomputer is provided with a databank register for holding the higher address and a temporary register for storing a value obtained by incrementing or decrementing by one digit the contents of the data bank register so that the higher order address may be corrected with neither increase in the number of instruction executing cycles nor loss of the memory area continuity.

摘要翻译： 基于每个寻址模式，微计算机必须根据在用于存储器参考的地址计算期间产生的进位或借位信号来校正较高的地址。 微型计算机设置有用于保存较高地址的数据库寄存器和用于存储通过将数据库寄存器的内容递增或递减1位而获得的值的临时寄存器，使得更高次序地址可以不增加 指令执行周期数，也不损失存储区连续性。

公开(公告)号：US4807114A

公开(公告)日：1989-02-21

申请号：US923239

申请日：1986-10-27

申请人： Sakae Itoh

发明人： Sakae Itoh

IPC分类号： G11C17/00 ,  G06F9/24 ,  G06F15/78 ,  G11C16/02 ,  G11C16/08 ,  G11C16/10 ,  G06F1/00

CPC分类号： G11C16/08 ,  G06F9/24

摘要： A microcomputer system including an EPROM (electrically programmable read-only memory) which can be programmed either externally or by the control processing unit of the system. The control means, normally responsive to externally applied control signals, is disabled by a register of the system which can be set by the control processing unit and by an address decoder connected to the address bus.

摘要翻译： 一种包括EPROM（电可编程只读存储器）的微型计算机系统，其可以在外部或由系统的控制处理单元进行编程。 通常响应于外部施加的控制信号的控制装置由系统的寄存器禁用，该寄存器可以由控制处理单元和连接到地址总线的地址解码器来设置。