公开(公告)号：US20060026594A1

公开(公告)日：2006-02-02

申请号：US10981772

申请日：2004-11-05

申请人： Toshio Yoshida ,  Masaki Ukai ,  Naohiro Kiyota

发明人： Toshio Yoshida ,  Masaki Ukai ,  Naohiro Kiyota

IPC分类号： G06F9/46

CPC分类号： G06F12/0859 ,  G06F9/3824 ,  G06F9/3851 ,  G06F12/0811 ,  G06F12/0842

摘要： The present invention relates to a multithread processor. In the multithread processor, when a cache miss occurs on a request related to an instruction in, of a plurality of caches arranged hierarchically, a cache at the lowest place in the hierarchy, with respect to the request suffering the cache miss, a cache control unit notifies an instruction identifier and a thread identifier, which are related to the instruction, to a multithread control unit. When a cache miss occurs on an instruction to be next completed, the multithread control unit makes the switching between threads on the basis of the instruction identifier and thread identifier notified from the cache control unit. This enables effective thread switching, thus enhancing the processing speed.

摘要翻译： 多线程处理器技术领域本发明涉及一种多线程处理器。 在多线程处理器中，当在与分级排列的多个高速缓存中的指令相关的请求上发生高速缓存未命中时，相对于遭受高速缓存未命中的请求，层级中的最低位置处的高速缓存，高速缓存控制 单元将与指令相关的指令标识符和线程标识符通知给多线程控制单元。 当在接下来完成的指令上发生高速缓存未命中时，多线程控制单元基于从缓存控制单元通知的指令标识符和线程标识符进行线程之间的切换。 这使得能够有效的线程切换，从而提高处理速度。

公开(公告)号：US07310705B2

公开(公告)日：2007-12-18

申请号：US10981772

申请日：2004-11-05

申请人： Toshio Yoshida ,  Masaki Ukai ,  Naohiro Kiyota

发明人： Toshio Yoshida ,  Masaki Ukai ,  Naohiro Kiyota

IPC分类号： G06F12/08 ,  G06F12/12 ,  G06F12/10

CPC分类号： G06F12/0859 ,  G06F9/3824 ,  G06F9/3851 ,  G06F12/0811 ,  G06F12/0842

摘要： The present invention relates to a multithread processor. In the multithread processor, when a cache miss occurs on a request related to an instruction in, of a plurality of caches arranged hierarchically, a cache at the lowest place in the hierarchy, with respect to the request suffering the cache miss, a cache control unit notifies an instruction identifier and a thread identifier, which are related to the instruction, to a multithread control unit. When a cache miss occurs on an instruction to be next completed, the multithread control unit makes the switching between threads on the basis of the instruction identifier and thread identifier notified from the cache control unit. This enables effective thread switching, thus enhancing the processing speed.

摘要翻译： 多线程处理器技术领域本发明涉及一种多线程处理器。 在多线程处理器中，当在与分级排列的多个高速缓存中的指令相关的请求上发生高速缓存未命中时，相对于遭受高速缓存未命中的请求，层级中的最低位置处的高速缓存，高速缓存控制 单元将与指令相关的指令标识符和线程标识符通知给多线程控制单元。 当在接下来完成的指令上发生高速缓存未命中时，多线程控制单元基于从缓存控制单元通知的指令标识符和线程标识符进行线程之间的切换。 这使得能够有效的线程切换，从而提高处理速度。

公开(公告)号：US07103755B2

公开(公告)日：2006-09-05

申请号：US10339414

申请日：2003-01-10

申请人： Susumu Akiu ,  Masaki Ukai ,  Toshio Yoshida

发明人： Susumu Akiu ,  Masaki Ukai ,  Toshio Yoshida

IPC分类号： G06F9/30 ,  G06F9/40 ,  G06F15/00

CPC分类号： G06F9/3828 ,  G06F9/3822 ,  G06F9/3836 ,  G06F9/3859

摘要： An apparatus for efficient parallel executing instruction avoiding the usage of cross bypasses, the apparatus including an instruction buffer for storing instructions, of decoders for decoding, in parallel, the instructions which simultaneously issue from the instruction buffer, executing units for executing the instructions decoded in the decoders, and an instruction-issuing controlling means for controlling the issuing of the instructions in such a way that, when the instructions are executed, one of the plural executing units executes instructions more frequently than the rest of the plural executing units. The apparatus is preferably incorporated in an information processor to superscalar or out-of-order instruction execution.

摘要翻译： 一种用于避免使用交叉旁路的装置，该装置包括用于存储指令的指令缓冲器，用于并行地解码从指令缓冲器同时发出的指令的执行单元，用于执行在 解码器和指令发布控制装置，用于控制指令的发出，使得当执行指令时，多个执行单元中的一个执行指令比多个执行单元的其余部分执行更频繁的指令。 该装置优选地并入信息处理器中以超标量或无序指令执行。

公开(公告)号：US08370585B2

公开(公告)日：2013-02-05

申请号：US12633112

申请日：2009-12-08

申请人： Masaki Ukai

发明人： Masaki Ukai

IPC分类号： G06F12/02

CPC分类号： G06F12/084 ,  G06F12/0815 ,  G06F12/0886

摘要： A data processing system is provided. The data processing system includes a plurality of processors, a cache memory shared by the plurality of processors, in which memory a cache line is divided into a plurality of partial writable regions. The plurality of processors are given exclusive access rights to the partial writable region waits.

摘要翻译： 提供了一种数据处理系统。 数据处理系统包括多个处理器，由多个处理器共享的高速缓冲存储器，其中存储器将高速缓存线划分成多个部分可写入区域。 多个处理器被赋予部分可写区域等待的独占访问权限。

公开(公告)号：US07743215B2

公开(公告)日：2010-06-22

申请号：US11980386

申请日：2007-10-31

申请人： Tomoyuki Okawa ,  Hiroyuki Kojima ,  Hideki Sakata ,  Masaki Ukai

发明人： Tomoyuki Okawa ,  Hiroyuki Kojima ,  Hideki Sakata ,  Masaki Ukai

IPC分类号： G06F12/00

CPC分类号： G06F12/0897 ,  G06F12/0811

摘要： A cache-memory control apparatus controls a level-1 (L1) cache and a level-2 (L2) cache having a cache line divided into a plurality of sub-lines for storing data from the L1 cache. The cache-memory control apparatus includes a control-flag adding unit, an L1 cache control unit, and an L2 cache control unit. The control-flag adding unit provides an SP flag to each of the sub-lines. The L1-cache control unit acquires an access virtual address, and, when there is no data at the access virtual address, outputs an L2 cache-access address to the L2-cache control unit. The L2-cache control unit switches the SP flag based on a virtual page number in an L1 index and a physical page number in an L2 index. Based on the SP flag, corresponding one of the sub-lines is written back to the L1 cache.

摘要翻译： 高速缓冲存储器控制装置控制一级（L1）高速缓存和二级（L2）高速缓存，该缓存具有被划分成用于存储来自L1高速缓存的数据的多条子行的高速缓存行。 高速缓冲存储器控制装置包括控制标志添加单元，L1高速缓存控制单元和L2高速缓存控制单元。 控制标志添加单元向每个子线提供SP标志。 L1高速缓存控制单元获取访问虚拟地址，并且当在访问虚拟地址处没有数据时，向L2高速缓存控制单元输出L2高速缓存访​​问地址。 L2缓存控制单元基于L1索引中的虚拟页号和L2索引中的物理页号来切换SP标志。 基于SP标志，相应的一条子行被写回到L1高速缓存。

公开(公告)号：US20100088472A1

公开(公告)日：2010-04-08

申请号：US12633112

申请日：2009-12-08

申请人： Masaki Ukai

发明人： Masaki Ukai

IPC分类号： G06F12/08 ,  G06F12/00

CPC分类号： G06F12/084 ,  G06F12/0815 ,  G06F12/0886

摘要： A data processing system is provided. The data processing system includes a plurality of processors, a cache memory shared by the plurality of processors, in which memory a cache line is divided into a plurality of partial writable regions. The plurality of processors are given exclusive access rights to the partial writable region waits.

摘要翻译： 提供了一种数据处理系统。 数据处理系统包括多个处理器，由多个处理器共享的高速缓冲存储器，其中存储器将高速缓存线划分成多个部分可写入区域。 多个处理器被赋予部分可写区域等待的独占访问权限。

公开(公告)号：US07552287B2

公开(公告)日：2009-06-23

申请号：US10986860

申请日：2004-11-15

申请人： Shuichi Yoshizawa ,  Hiroyuki Kojima ,  Masaki Ukai

发明人： Shuichi Yoshizawa ,  Hiroyuki Kojima ,  Masaki Ukai

IPC分类号： G06F12/00

CPC分类号： G06F12/0862 ,  G06F12/0859 ,  G06F12/0897

摘要： A cache memory control unit that controls a cache memory comprises: a PF-PORT 22 and MI-PORT 21 that receive a prefetch request and demand fetch request issued from a primary cache; and a processing pipeline 27 that performs swap processing when the MI-PORT 21 receives a demand fetch request designating the same memory address as that designated by a prefetch request that has already been received by the PF-PORT 22, the swap processing being performed so that an MIB 28 that has been ensured for replying the prefetch request is used for a reply to the demand fetch request following the prefetch request.

摘要翻译： 控制高速缓冲存储器的高速缓冲存储器控制单元包括：接收从主高速缓存发出的预取请求和请求提取请求的PF端口22和MI端口21; 以及处理流水线27，当MI-PORT 21接收到指定与由PF端口22接收到的预取请求指定的存储器地址相同的存储器地址的请求获取请求时，执行交换处理，交换处理被执行 已经确保用于回复预取请求的MIB 28用于在预取请求之后对请求获取请求的回复。

公开(公告)号：US20080320360A1

公开(公告)日：2008-12-25

申请号：US12198577

申请日：2008-08-26

申请人： Hideyuki UNNO ,  Masaki Ukai ,  Naozumi Aoki

发明人： Hideyuki UNNO ,  Masaki Ukai ,  Naozumi Aoki

IPC分类号： G06F11/10

CPC分类号： H04L1/0042 ,  G06F11/349 ,  H04L1/0047 ,  H04L25/4915

摘要： A transmitting side device (10) and a receiving side device (20) are connected to each other via a bus (30) comprising TAG bits (31), data bits (32) and error detection/correction ECC bits (33). The transmitting side device (10) uses a redundant bit inversion circuit (14) to invert different bits of the ECC bits (33) corresponding to trigger signals (41 & 42). In the receiving side device (20), a determination circuit (24), which has received an error report signal (26) from an error detection/correction circuit (22), determines, from the position of an error bit in the ECC bits (33), which one of the trigger signals (41 & 42) has been transmitted from the transmitting side device (10).

摘要翻译： 发送侧设备（10）和接收侧设备（20）经由包括TAG位（31），数据位（32）和错误检测/校正ECC位（33）的总线（30）彼此连接。 发送侧装置（10）使用冗余比特反相电路（14）反相对应于触发信号（41和42）的ECC比特（33）的不同比特。 在接收侧设备（20）中，从错误检测/校正电路（22）接收到错误报告信号（26）的确定电路（24）从ECC位中的错误位的位置确定 （33），所述触发信号（41和42）中的哪一个已经从所述发送侧装置（10）发送。

公开(公告)号：US20080320256A1

公开(公告)日：2008-12-25

申请号：US12230329

申请日：2008-08-27

申请人： Tomoyuki Okawa ,  Hiroyuki Kojima ,  Masaki Ukai

发明人： Tomoyuki Okawa ,  Hiroyuki Kojima ,  Masaki Ukai

IPC分类号： G06F12/00

CPC分类号： G06F12/123 ,  G06F12/125 ,  G06F12/126 ,  G06F2212/1032

摘要： To reduce the number of bits required for LRU control when the number of target entries is large, and achieve complete LRU control. Each time an entry is used, an ID of the used entry is stored to configure LRU information so that storage data 0 stored in the leftmost position indicates an ID of an entry with the oldest last use time (that is, LRU entry), for example as shown in FIG. 1(1). An LRU control apparatus according to a first embodiment of the present invention refers to the LRU information, and selects an entry corresponding to the storage data 0 (for example, entry 1) from the LRU information as a candidate for the LRU control, based on the storage data 0 as the ID of the entry with the oldest last use time.

摘要翻译： 当目标条目数量大时，减少LRU控制所需的位数，并实现完整的LRU控制。 每次使用条目时，存储所使用条目的ID以配置LRU信息，使得存储在最左侧位置的存储数据0指示具有最旧的最后使用时间（即，LRU条目）的条目的ID，用于 示例如图1所示。 1（1）。 根据本发明的第一实施例的LRU控制装置参考LRU信息，并且从LRU信息中选择与存储数据0（例如，条目1）相对应的条目作为LRU控制的候选，基于 存储数据0作为具有最早最后使用时间的条目的ID。

公开(公告)号：US20080320223A1

公开(公告)日：2008-12-25

申请号：US12230244

申请日：2008-08-26

申请人： Masaki Ukai

发明人： Masaki Ukai

IPC分类号： G06F12/08

CPC分类号： G06F12/0893 ,  G06F12/0844 ,  G06F12/0857 ,  G06F12/0859 ,  G06F2212/1016 ,  G06F2212/1056

摘要： A cache controller that writes data to a cache memory, includes a first buffer unit that retains data flowing in from outside to be written to the cache memory, a second buffer unit that retains a data piece to be currently written to the cache memory, among pieces of the data retained in the first buffer unit, and a write controlling unit that controls writing of the data piece retained in the second buffer unit to the cache memory.

摘要翻译： 一种将数据写入高速缓冲存储器的高速缓存控制器，包括保存从外部流入并被写入高速缓冲存储器的数据的第一缓冲单元，保存当前写入高速缓冲存储器的数据段的第二缓冲单元， 保留在第一缓冲单元中的数据片段，以及写入控制单元，其将保存在第二缓冲器单元中的数据片段的写入控制到高速缓冲存储器。