公开(公告)号：US07103755B2

公开(公告)日：2006-09-05

申请号：US10339414

申请日：2003-01-10

申请人： Susumu Akiu ,  Masaki Ukai ,  Toshio Yoshida

发明人： Susumu Akiu ,  Masaki Ukai ,  Toshio Yoshida

IPC分类号： G06F9/30 ,  G06F9/40 ,  G06F15/00

CPC分类号： G06F9/3828 ,  G06F9/3822 ,  G06F9/3836 ,  G06F9/3859

摘要： An apparatus for efficient parallel executing instruction avoiding the usage of cross bypasses, the apparatus including an instruction buffer for storing instructions, of decoders for decoding, in parallel, the instructions which simultaneously issue from the instruction buffer, executing units for executing the instructions decoded in the decoders, and an instruction-issuing controlling means for controlling the issuing of the instructions in such a way that, when the instructions are executed, one of the plural executing units executes instructions more frequently than the rest of the plural executing units. The apparatus is preferably incorporated in an information processor to superscalar or out-of-order instruction execution.

摘要翻译： 一种用于避免使用交叉旁路的装置，该装置包括用于存储指令的指令缓冲器，用于并行地解码从指令缓冲器同时发出的指令的执行单元，用于执行在 解码器和指令发布控制装置，用于控制指令的发出，使得当执行指令时，多个执行单元中的一个执行指令比多个执行单元的其余部分执行更频繁的指令。 该装置优选地并入信息处理器中以超标量或无序指令执行。

公开(公告)号：US07310705B2

公开(公告)日：2007-12-18

申请号：US10981772

申请日：2004-11-05

申请人： Toshio Yoshida ,  Masaki Ukai ,  Naohiro Kiyota

发明人： Toshio Yoshida ,  Masaki Ukai ,  Naohiro Kiyota

IPC分类号： G06F12/08 ,  G06F12/12 ,  G06F12/10

CPC分类号： G06F12/0859 ,  G06F9/3824 ,  G06F9/3851 ,  G06F12/0811 ,  G06F12/0842

摘要： The present invention relates to a multithread processor. In the multithread processor, when a cache miss occurs on a request related to an instruction in, of a plurality of caches arranged hierarchically, a cache at the lowest place in the hierarchy, with respect to the request suffering the cache miss, a cache control unit notifies an instruction identifier and a thread identifier, which are related to the instruction, to a multithread control unit. When a cache miss occurs on an instruction to be next completed, the multithread control unit makes the switching between threads on the basis of the instruction identifier and thread identifier notified from the cache control unit. This enables effective thread switching, thus enhancing the processing speed.

摘要翻译： 多线程处理器技术领域本发明涉及一种多线程处理器。 在多线程处理器中，当在与分级排列的多个高速缓存中的指令相关的请求上发生高速缓存未命中时，相对于遭受高速缓存未命中的请求，层级中的最低位置处的高速缓存，高速缓存控制 单元将与指令相关的指令标识符和线程标识符通知给多线程控制单元。 当在接下来完成的指令上发生高速缓存未命中时，多线程控制单元基于从缓存控制单元通知的指令标识符和线程标识符进行线程之间的切换。 这使得能够有效的线程切换，从而提高处理速度。

公开(公告)号：US20060026594A1

公开(公告)日：2006-02-02

申请号：US10981772

申请日：2004-11-05

申请人： Toshio Yoshida ,  Masaki Ukai ,  Naohiro Kiyota

发明人： Toshio Yoshida ,  Masaki Ukai ,  Naohiro Kiyota

IPC分类号： G06F9/46

CPC分类号： G06F12/0859 ,  G06F9/3824 ,  G06F9/3851 ,  G06F12/0811 ,  G06F12/0842

摘要： The present invention relates to a multithread processor. In the multithread processor, when a cache miss occurs on a request related to an instruction in, of a plurality of caches arranged hierarchically, a cache at the lowest place in the hierarchy, with respect to the request suffering the cache miss, a cache control unit notifies an instruction identifier and a thread identifier, which are related to the instruction, to a multithread control unit. When a cache miss occurs on an instruction to be next completed, the multithread control unit makes the switching between threads on the basis of the instruction identifier and thread identifier notified from the cache control unit. This enables effective thread switching, thus enhancing the processing speed.

摘要翻译： 多线程处理器技术领域本发明涉及一种多线程处理器。 在多线程处理器中，当在与分级排列的多个高速缓存中的指令相关的请求上发生高速缓存未命中时，相对于遭受高速缓存未命中的请求，层级中的最低位置处的高速缓存，高速缓存控制 单元将与指令相关的指令标识符和线程标识符通知给多线程控制单元。 当在接下来完成的指令上发生高速缓存未命中时，多线程控制单元基于从缓存控制单元通知的指令标识符和线程标识符进行线程之间的切换。 这使得能够有效的线程切换，从而提高处理速度。

公开(公告)号：US08601239B2

公开(公告)日：2013-12-03

申请号：US12827238

申请日：2010-06-30

申请人： Toshio Yoshida ,  Yasunobu Akizuki ,  Ryuichi Sunayama

发明人： Toshio Yoshida ,  Yasunobu Akizuki ,  Ryuichi Sunayama

IPC分类号： G06F9/30

CPC分类号： G06F9/30145 ,  G06F9/30101 ,  G06F9/30185

摘要： A processor includes a storage unit storing an instruction, an instruction extension information register that includes a first area and a second area, an instruction decoding unit that decodes a first prefix instruction including first extension information extending an immediately following instruction written to the first area when the first prefix instruction is executed, and that decodes a second prefix instruction including the first extension information and a second extension information extending an instruction immediately following two instructions of the second prefix instruction, an instruction packing unit that generates a packed instruction including at least one of the first prefix instruction or the second prefix instruction, and the instruction immediately following the first prefix instruction or the second prefix instruction when the instruction decoding unit decodes the first prefix instruction or the second prefix instruction, an instruction execution unit that executes the packed instruction generated by the instruction packing unit.

摘要翻译： 处理器包括存储指令的存储单元，包括第一区域和第二区域的指令扩展信息寄存器，指令解码单元，其对包含第一扩展信息的第一前缀指令进行解码，所述第一前缀指令包括第一扩展信息， 执行第一前缀指令，并且解码包括第一扩展信息的第二前缀指令和扩展紧跟在第二前缀指令的两个指令之后的指令的第二扩展信息;指令打包单元，其生成包括至少一个 第一前缀指令或第二前缀指令的指令，以及当指令解码单元解码第一前缀指令或第二前缀指令时紧跟在第一前缀指令或第二前缀指令之后的指令，执行指令执行单元， 剪切由指令包装单元生成的打包指令。

公开(公告)号：US08447959B2

公开(公告)日：2013-05-21

申请号：US12805630

申请日：2010-08-10

申请人： Toshio Yoshida

发明人： Toshio Yoshida

IPC分类号： G06F9/48

CPC分类号： G06F9/3851 ,  G06F9/30127

摘要： A plurality of register windows in a multithread processor are each provided for a corresponding thread and capable of storing data to be used for instruction processing in an arithmetic unit. A work register in the multithread processor is capable of mutually transferring data with respect to the register windows and the arithmetic unit. A multithread control unit in the multithread processor controls data transfer among the register windows, the work register and the arithmetic unit on the basis of an execution thread identifier identifying the thread to be executed in the arithmetic unit. This enables conducting the multithread processing at a high speed.

摘要翻译： 多线程处理器中的多个寄存器窗口分别被提供给相应的线程并且能够存储用于在算术单元中进行指令处理的数据。 多线程处理器中的工作寄存器能够相对于寄存器窗口和算术单元相互传送数据。 多线程处理器中的多线程控制单元基于识别要在运算单元中执行的线程的执行线程标识符来控制寄存器窗口，工作寄存器和运算单元之间的数据传送。 这使得能够高速进行多线程处理。

公开(公告)号：US08281112B2

公开(公告)日：2012-10-02

申请号：US12338245

申请日：2008-12-18

申请人： Toshio Yoshida ,  Mikio Hondou

发明人： Toshio Yoshida ,  Mikio Hondou

IPC分类号： G06F9/30

CPC分类号： G06F9/30181 ,  G06F9/30101

摘要： A processing unit has an extended register to which instruction extension information indicating an extension of an instruction can be set. An operation unit that, when instruction extension information is set to the extended register, executes a subsequent instruction following a first instruction for writing the instruction extension information into the extended register, extends the subsequent instruction based on the instruction extension information.

摘要翻译： 处理单元具有扩展寄存器，可以设置指示扩展指令的指令扩展信息。 一种操作单元，当指令扩展信息被设置为扩展寄存器时，执行将指令扩展信息写入扩展寄存器的第一指令之后的后续指令，根据指令扩展信息来扩展后续指令。

公开(公告)号：US20120053097A1

公开(公告)日：2012-03-01

申请号：US13317926

申请日：2011-11-01

申请人： Kazuo Tagawa ,  Yuji Shimomura ,  Ken Sawada ,  Katsuya Takigawa ,  Toshio Yoshida ,  Shinichi Mitsumoto ,  Eiji Akiyama ,  Junichi Shibata ,  Satoshi Suda ,  Hideo Yokota ,  Masahiro Hata ,  Hiroyuki Hoshino ,  Hajime Nakao ,  Shozaburo Konishi

发明人： Kazuo Tagawa ,  Yuji Shimomura ,  Ken Sawada ,  Katsuya Takigawa ,  Toshio Yoshida ,  Shinichi Mitsumoto ,  Eiji Akiyama ,  Junichi Shibata ,  Satoshi Suda ,  Hideo Yokota ,  Masahiro Hata ,  Hiroyuki Hoshino ,  Hajime Nakao ,  Shozaburo Konishi

IPC分类号： C10M135/06 ,  C10M137/04 ,  C10M135/22 ,  C10M135/26 ,  C10M129/68 ,  C10M129/26 ,  C10M135/36

CPC分类号： C10M171/008 ,  C10M101/02 ,  C10M107/02 ,  C10M169/04 ,  C10M2203/06 ,  C10M2203/065 ,  C10M2203/1006 ,  C10M2203/1025 ,  C10M2205/024 ,  C10M2205/0285 ,  C10M2205/173 ,  C10M2207/021 ,  C10M2207/026 ,  C10M2207/04 ,  C10M2207/042 ,  C10M2207/10 ,  C10M2207/126 ,  C10M2207/144 ,  C10M2207/24 ,  C10M2207/262 ,  C10M2207/28 ,  C10M2207/281 ,  C10M2207/289 ,  C10M2207/40 ,  C10M2209/084 ,  C10M2215/064 ,  C10M2215/065 ,  C10M2215/223 ,  C10M2219/024 ,  C10M2219/046 ,  C10M2219/066 ,  C10M2219/068 ,  C10M2219/082 ,  C10M2219/084 ,  C10M2219/085 ,  C10M2219/086 ,  C10M2219/106 ,  C10M2223/04 ,  C10M2223/041 ,  C10M2223/042 ,  C10M2223/043 ,  C10M2223/045 ,  C10M2223/047 ,  C10N2210/01 ,  C10N2210/02 ,  C10N2210/06 ,  C10N2220/022 ,  C10N2220/024 ,  C10N2220/025 ,  C10N2220/028 ,  C10N2220/031 ,  C10N2220/032 ,  C10N2220/302 ,  C10N2220/303 ,  C10N2220/306 ,  C10N2230/02 ,  C10N2230/04 ,  C10N2230/06 ,  C10N2230/08 ,  C10N2230/10 ,  C10N2230/30 ,  C10N2230/74 ,  C10N2230/76 ,  C10N2240/06 ,  C10N2240/08 ,  C10N2240/30 ,  C10N2240/401 ,  C10N2240/402 ,  C10N2240/409 ,  C10N2280/00 ,  C10M2205/022

摘要： The present invention provides a refrigerating machine oil, a compressor oil composition, a hydraulic oil composition, a metalworking oil composition, a heat treating oil composition, a lubricating oil composition for machine tools and a lubricating oil composition which comprise a lubricating oil base oil having % CA of not more than 2, % CP/% CN of not less than 6 and an iodine value of not more than 2.5.

摘要翻译： 本发明提供一种制冷机油，压缩机油组合物，液压油组合物，金属加工油组合物，热处理油组合物，机床用润滑油组合物和润滑油组合物，其含有具有 ％CA不超过2，％CP /％CN不低于6，碘值不大于2.5。

公开(公告)号：US08001362B2

公开(公告)日：2011-08-16

申请号：US12633108

申请日：2009-12-08

申请人： Atsushi Fusejima ,  Takashi Suzuki ,  Toshio Yoshida ,  Yasunobu Akizuki

发明人： Atsushi Fusejima ,  Takashi Suzuki ,  Toshio Yoshida ,  Yasunobu Akizuki

IPC分类号： G06F9/38 ,  G06F9/46

CPC分类号： G06F9/3851 ,  G06F9/3013 ,  G06F9/3857 ,  G06F11/3466 ,  G06F2201/88

摘要： A processing unit includes a plurality of thread execution units each provided with a performance analysis circuit for measuring various types of events resulting from execution of instructions and a commit stack entry unit for controlling the completion of executed instructions and each executing a thread having a plurality of instructions, a commit scope register for storing instructions of completion candidates stored in each commit stack entry unit by execution by each thread execution unit and performing processing for completion of instructions included in the thread, and a thread selecting means for sending commit events of the instructions to a performance analysis circuit provided in each thread execution unit corresponding to the instructions when performing commit processing for instructions stored in the commit scope register.

摘要翻译： 处理单元包括多个线程执行单元，每个线程执行单元具有用于测量执行指令的各种类型的事件的性能分析电路和用于控制执行指令完成的提交堆栈输入单元，并且每个线程执行单元执行具有多个 指令，用于通过每个线程执行单元的执行来存储存储在每个提交栈输入单元中的完成候选的指令的提交范围寄存器，并且执行用于完成包括在该线程中的指令的处理;线程选择装置，用于发送指令的提交事件 涉及在对存储在提交范围寄存器中的指令执行提交处理时对应于指令的每个线程执行单元中提供的性能分析电路。

公开(公告)号：US20100106945A1

公开(公告)日：2010-04-29

申请号：US12654311

申请日：2009-12-16

申请人： Toshio Yoshida

发明人： Toshio Yoshida

IPC分类号： G06F9/30 ,  G06F9/38 ,  G06F9/312

CPC分类号： G06F9/3851 ,  G06F9/3004 ,  G06F9/30087 ,  G06F9/3802 ,  G06F9/382 ,  G06F9/3838

摘要： The present invention includes a decode section for simultaneously holding a plurality of instructions in one thread at a time and for decoding the held instructions; an execution pipeline capable of simultaneously executing each processing represented by the respective instructions belonging to different threads and decoded by the decode section; a reservation station for receiving the instructions decoded by the decode section and holding the instructions, if the decoded instructions are of sync attribute, until executable conditions are ready and thereafter dispatching the decoded instructions to the execution pipeline; a pre-decode section for confirming by a simple decoding, prior to decoding by the decode section, whether or not the instructions are of sync attribute; and an instruction buffer for suspending issuance to the decode section and holding the instructions subsequent to an instruction of sync attribute.

摘要翻译： 本发明包括一个解码部分，用于一次同时在一个线程中保持多个指令并解码所保持的指令; 能够同时执行由属于不同线程并由解码部解码的各个指令所表示的每个处理的执行流水线; 如果所述解码指令是同步属性，则在所述可执行条件就绪之前，接收由所述解码部解码的指令并保持所述指令的保留站，并且此后将解码的指令分派到所述执行管线; 预解码部分，用于在由解码部分解码之前通过简单解码来确认指令是否是同步属性; 以及指令缓冲器，用于暂停向解码部分发布并保持在sync属性指令之后的指令。

公开(公告)号：US20100095306A1

公开(公告)日：2010-04-15

申请号：US12638760

申请日：2009-12-15

申请人： Norihito GOMYO ,  Toshio Yoshida ,  Ryuichi Sunayama

发明人： Norihito GOMYO ,  Toshio Yoshida ,  Ryuichi Sunayama

IPC分类号： G06F9/46 ,  G06F9/44 ,  G06F11/00 ,  G06F9/302

CPC分类号： G06F9/3851 ,  G06F9/30083 ,  G06F9/3009 ,  G06F9/30189 ,  G06F9/3885

摘要： An arithmetic device simultaneously processes a plurality of threads and may continue the process by minimizing the degradation of the entire performance although a hardware error occurs. An arithmetic device 100 includes: an instruction execution circuit 101 capable of selectively executing a mode in which the instruction sequences of a plurality of threads are executed and a mode in which the instruction sequence of a single thread is executed; and a switch indication circuit 102 instructing the instruction execution circuit 101 to switch a thread mode.

摘要翻译： 算术装置同时处理多个线程，并且可以通过尽可能降低整个性能的劣化来继续该过程，尽管发生硬件错误。 算术装置100包括：指令执行电路101，其能够选择性地执行执行多个线程的指令序列的模式以及执行单线程的指令序列的模式; 和指示执行电路101切换线程模式的开关指示电路102。