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    Method of forming contact hole pattern in semiconductor integrated circuit device
    1.
    发明授权
    Method of forming contact hole pattern in semiconductor integrated circuit device 失效
    在半导体集成电路器件中形成接触孔图案的方法

    公开(公告)号：US08101516B2

    公开(公告)日：2012-01-24

    申请号：US11857275

    申请日：2007-09-18

    申请人： Toshiya Kotani ,  Hiroko Nakamura ,  Koji Hashimoto

    发明人： Toshiya Kotani ,  Hiroko Nakamura ,  Koji Hashimoto

    IPC分类号： H01L21/4763

    CPC分类号： H01L21/31144 ,  H01L21/76811 ,  H01L21/76813 ,  H01L21/76816

    摘要： A block film is formed on a region which includes a region of an insulating layer where a first hole is to be formed, and in which no second hole is to be formed, and a resist film having openings for forming the first and second holes is formed on the block film and insulating layer. Etching is performed by using the resist film as a mask, thereby forming the first hole in the block film and insulating layer, and the second hole in the insulating layer. The depth of the first hole from the upper surface of the insulating layer is smaller than that of the second hole, so the first hole does not reach the semiconductor substrate.

    摘要翻译： 在包括要形成第一孔的绝缘层的区域，并且不形成第二孔的区域上形成阻挡膜，并且具有用于形成第一孔和第二孔的开口的抗蚀剂膜是 形成在阻挡膜和绝缘层上。 通过使用抗蚀剂膜作为掩模进行蚀刻，从而在阻挡膜和绝缘层中形成第一孔，并在绝缘层中形成第二孔。 绝缘层的上表面的第一孔的深度小于第二孔的深度，所以第一孔不到达半导体衬底。

    Method of Forming Contact Hole Pattern in Semiconductor Integrated Circuit Device
    2.
    发明申请
    Method of Forming Contact Hole Pattern in Semiconductor Integrated Circuit Device 失效
    在半导体集成电路器件中形成接触孔图案的方法

    公开(公告)号：US20080070402A1

    公开(公告)日：2008-03-20

    申请号：US11857275

    申请日：2007-09-18

    申请人： Toshiya Kotani ,  Hiroko Nakamura ,  Koji Hashimoto

    发明人： Toshiya Kotani ,  Hiroko Nakamura ,  Koji Hashimoto

    IPC分类号： H01L21/4763 ,  H01L21/311

    CPC分类号： H01L21/31144 ,  H01L21/76811 ,  H01L21/76813 ,  H01L21/76816

    摘要： A block film is formed on a region which includes a region of an insulating layer where a first hole is to be formed, and in which no second hole is to be formed, and a resist film having openings for forming the first and second holes is formed on the block film and insulating layer. Etching is performed by using the resist film as a mask, thereby forming the first hole in the block film and insulating layer, and the second hole in the insulating layer. The depth of the first hole from the upper surface of the insulating layer is smaller than that of the second hole, so the first hole does not reach the semiconductor substrate.

    摘要翻译： 在包括要形成第一孔的绝缘层的区域，并且不形成第二孔的区域上形成阻挡膜，并且具有用于形成第一孔和第二孔的开口的抗蚀剂膜是 形成在阻挡膜和绝缘层上。 通过使用抗蚀剂膜作为掩模进行蚀刻，从而在阻挡膜和绝缘层中形成第一孔，并在绝缘层中形成第二孔。 绝缘层的上表面的第一孔的深度小于第二孔的深度，所以第一孔不到达半导体衬底。

    PATTERN FORMING METHOD USING TWO LAYERS OF RESIST PATTERNS STACKED ONE ON TOP OF THE OTHER
    3.
    发明申请
    PATTERN FORMING METHOD USING TWO LAYERS OF RESIST PATTERNS STACKED ONE ON TOP OF THE OTHER 审中-公开
    使用两层电阻图案的图案形成方法

    公开(公告)号：US20090011370A1

    公开(公告)日：2009-01-08

    申请号：US12136368

    申请日：2008-06-10

    申请人： Hiroko Nakamura ,  Koji Hashimoto ,  Soichi Inoue ,  Toshiya Kotani

    发明人： Hiroko Nakamura ,  Koji Hashimoto ,  Soichi Inoue ,  Toshiya Kotani

    IPC分类号： G03F7/22

    CPC分类号： G03F7/0035 ,  G03F7/091

    摘要： A pattern forming method using two layers of resist pattern stacked one on the other has been disclosed. First, a first resist pattern is formed on a to-be-processed film. The first resist pattern is slimmed. On the slimmed first resist pattern and to-be-processed film, a second resist pattern is formed. With the first and second resist patterns as a mask, the film is processed.

    摘要翻译： 已经公开了使用彼此堆叠的两层抗蚀剂图案的图案形成方法。 首先，在被处理膜上形成第一抗蚀剂图案。 第一种抗蚀剂图案纤薄。 在细长的第一抗蚀剂图案和被处理膜上，形成第二抗蚀剂图案。 利用第一和第二抗蚀剂图案作为掩模，处理该膜。

    Method of setting process parameter and method of setting process parameter and/or design rule
    6.
    发明授权
    Method of setting process parameter and method of setting process parameter and/or design rule 有权
    设置过程参数的方法和设置过程参数和/或设计规则的方法

    公开(公告)号：US07120882B2

    公开(公告)日：2006-10-10

    申请号：US11105431

    申请日：2005-04-14

    申请人： Toshiya Kotani ,  Satoshi Tanaka ,  Koji Hashimoto ,  Soichi Inoue ,  Ichiro Mori

    发明人： Toshiya Kotani ,  Satoshi Tanaka ,  Koji Hashimoto ,  Soichi Inoue ,  Ichiro Mori

    IPC分类号： G06F17/50

    CPC分类号： H01L22/20 ,  H01L2924/0002 ,  H01L2924/00

    摘要： Disclosed is a method of setting a process parameter for use in manufacturing a semiconductor integrated circuit, comprising correcting a first pattern by using process parameter information to obtain a second pattern, the first pattern being one which corresponds to a design layout of the semiconductor integrated circuit, predicting a third pattern by using the process parameter information, the third pattern being one which corresponds to the second pattern and which is to be formed on a semiconductor wafer in an etching process, obtaining an evaluation value by comparing the third pattern with the first pattern, determining whether the evaluation value satisfies a preset condition, and changing the process parameter information when the evaluation value is found not to satisfy the preset condition.

    摘要翻译： 公开了一种设置用于制造半导体集成电路的工艺参数的方法，包括通过使用工艺参数信息来校正第一图案以获得第二图案，第一图案是对应于半导体集成电路的设计布局的图案 ，通过使用处理参数信息来预测第三图案，在蚀刻工艺中，第三图案是对应于第二图案并且将形成在半导体晶片上的图案，通过将第三图案与第一图案进行比较来获得评估值 判定评估值是否满足预设条件，以及当评估值不满足预设条件时，改变处理参数信息。

    Method of manufacturing a photo mask and method of manufacturing a semiconductor device
    7.
    发明授权
    Method of manufacturing a photo mask and method of manufacturing a semiconductor device 有权
    制造光掩模的方法和制造半导体器件的方法

    公开(公告)号：US07090949B2

    公开(公告)日：2006-08-15

    申请号：US10724738

    申请日：2003-12-02

    申请人： Shigeki Nojima ,  Shoji Mimotogi ,  Satoshi Tanaka ,  Toshiya Kotani ,  Shigeru Hasebe ,  Koji Hashimoto ,  Soichi Inoue ,  Osamu Ikenaga

    发明人： Shigeki Nojima ,  Shoji Mimotogi ,  Satoshi Tanaka ,  Toshiya Kotani ,  Shigeru Hasebe ,  Koji Hashimoto ,  Soichi Inoue ,  Osamu Ikenaga

    IPC分类号： G01F9/00

    CPC分类号： G03F1/36 ,  G03F1/68

    摘要： Disclosed is a method of manufacturing a photo mask comprising preparing mask data for a mask pattern to be formed on a mask substrate, calculating edge moving sensitivity with respect to each of patterns included in the mask pattern using the mask data, the edge moving sensitivity corresponding to a difference between a proper exposure dose and an exposure dose to be set when a pattern edge varies, determining a monitor portion of the mask pattern, based on the calculated edge moving sensitivity, actually forming the mask pattern on the mask substrate, acquiring a dimension of a pattern included in that portion of the mask pattern formed on the mask substrate which corresponds to the monitor portion, determining evaluation value for the mask pattern formed on the mask substrate, based on the acquired dimension, and determining whether the evaluation value satisfies predetermined conditions.

    摘要翻译： 公开了一种制造光掩模的方法，其包括：对掩模基板上形成的掩模图案准备掩模数据，使用掩模数据计算相对于包含在掩模图案中的每个图案的边缘移动灵敏度，边缘移动灵敏度对应 对于在图案边缘变化时要设置的适当曝光剂量和曝光剂量之间的差异，基于计算出的边缘移动灵敏度确定掩模图案的监视部分，实际在掩模基板上形成掩模图案，获取 基于所获取的尺寸，确定在掩模基板上形成的掩模图案的评估值，并且确定评估值是否满足的掩模图案的形成在掩模基板上的对应于监视部分的掩模图案的部分中的图案的尺寸 预定条件。

    Pattern creation method, mask manufacturing method and semiconductor device manufacturing method
    9.
    发明授权
    Pattern creation method, mask manufacturing method and semiconductor device manufacturing method 失效
    图案形成方法，掩模制造方法和半导体器件制造方法

    公开(公告)号：US07669172B2

    公开(公告)日：2010-02-23

    申请号：US12050764

    申请日：2008-03-18

    申请人： Takeshi Ito ,  Satoshi Tanaka ,  Toshiya Kotani ,  Tadahito Fujisawa ,  Koji Hashimoto

    发明人： Takeshi Ito ,  Satoshi Tanaka ,  Toshiya Kotani ,  Tadahito Fujisawa ,  Koji Hashimoto

    IPC分类号： G06F17/50

    CPC分类号： G03F1/00

    摘要： A pattern creation method, including laying out data of a most extreme end pattern of integrated circuit patterns on a first layer and laying out data of the integrated circuit patterns excluding the most extreme end pattern on a second layer, extracting data of a first most proximate pattern being most proximate to the most extreme end pattern from the second layer and converting the extracted data to a third layer, generating data of a contacting pattern which contacts both the first most proximate pattern and the most extreme end pattern in a fourth layer, generating data of a non-overlapping pattern of the contacting pattern excluding overlapping portions with the most extreme end pattern and the first most proximate pattern in a fifth layer, extracting data of a second most proximate pattern being most proximate to the non-overlapping pattern and converting the extracted data to the first layer.

    摘要翻译： 一种图案创建方法，包括在第一层上布置集成电路图案的最极端格式的数据，并且在第二层上布置不包括最末端图案的集成电路图案的数据，提取第一最接近的数据 图案最接近于来自第二层的最末端图案，并将所提取的数据转换为第三层，产生在第四层中接触第一最近图案和最末端图案的接触图案的数据，产生 接触图案的非重叠图案的数据，不包括在第五层中具有最末端图案和最前端图案和第一最近图案的重叠部分，提取最接近图案的第二最接近图案的数据，其最接近非重叠图案并且转换 提取的数据到第一层。

    Method of setting process parameter and method of setting process parameter and/or design rule
    10.
    发明授权
    Method of setting process parameter and method of setting process parameter and/or design rule 有权
    设置过程参数的方法和设置过程参数和/或设计规则的方法

    公开(公告)号：US07181707B2

    公开(公告)日：2007-02-20

    申请号：US10385628

    申请日：2003-03-12

    申请人： Toshiya Kotani ,  Satoshi Tanaka ,  Koji Hashimoto ,  Soichi Inoue ,  Ichiro Mori

    发明人： Toshiya Kotani ,  Satoshi Tanaka ,  Koji Hashimoto ,  Soichi Inoue ,  Ichiro Mori

    IPC分类号： G06F17/50 ,  G06K9/00

    CPC分类号： H01L22/20 ,  H01L2924/0002 ,  H01L2924/00

    摘要： Disclosed is a method of setting a process parameter for use in manufacturing a semiconductor integrated circuit, comprising correcting a first pattern by using process parameter information to obtain a second pattern, the first pattern being one which corresponds to a design layout of the semiconductor integrated circuit, predicting a third pattern by using the process parameter information, the third pattern being one which corresponds to the second pattern and which is to be formed on a semiconductor wafer in an etching process, obtaining an evaluation value by comparing the third pattern with the first pattern, determining whether the evaluation value satisfies a preset condition, and changing the process parameter information when the evaluation value is found not to satisfy the preset condition.

    摘要翻译： 公开了一种设置用于制造半导体集成电路的工艺参数的方法，包括通过使用工艺参数信息来校正第一图案以获得第二图案，第一图案是对应于半导体集成电路的设计布局的图案 ，通过使用处理参数信息来预测第三图案，在蚀刻工艺中，第三图案是对应于第二图案并且将形成在半导体晶片上的图案，通过将第三图案与第一图案进行比较来获得评估值 判定评估值是否满足预设条件，以及当评估值不满足预设条件时，改变处理参数信息。